[发明专利]内存控制接口信号质量的优化方法和系统

说明书

本发明公开一种内存控制接口信号质量的优化方法，包括：向存储装置的存储空间中写入已知数据；逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取已知数据并将读取出的数据与已知数据对比；根据对比结果从预设配置参数集合中选择最佳配置参数组合；其中，每个配置参数组合包括延时信息和与延时信息对应的判决电平；延时信息包括读延时信息和写延时信息，判决电平包括与读延时信息对应的判决电平和与写延时信息对应的判决电平。上述方法不仅可以快速自适应的优化内存控制接口，还可以快速检查内存控制接口的时序裕度和电压裕度。本发明还公开一种内存控制接口信号质量的优化系统。

技术领域

本发明涉及通信技术领域，尤其涉及一种内存控制接口信号质量的优化方法和系统。

背景技术

DDR(Double Data Rate，双倍速率同步动态随机存储器)接口是一种源同步接口，其信号质量会受到电压扰动和时序扰动的影响。传统技术通过严格控制DDR接口的时序以及电源噪声来控制同步接口的信号质量。该技术存在以下缺点：在不使用测量仪器的情况下，无法评估特定的系统级设计的性能和裕度；对板级设计以及芯片封装设计要求比较严格，且难以检查。

发明内容

基于此，有必要提供一种能够自适应对内存控制接口信号进行优化的内存控制接口信号质量的优化方法和系统。

一种内存控制接口信号质量的优化方法，包括以下步骤：

向存储装置的存储空间中写入已知数据；

逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取所述已知数据，并将读取出的数据与所述已知数据对比；

根据对比结果从所述预设配置参数集合中选择最佳配置参数组合；

其中，每个所述配置参数组合包括所述延时信息和与所述延时信息对应的判决电平；所述延时信息包括读延时信息和写延时信息，所述判决电平包括与所述读延时信息对应的判决电平和与所述写延时信息对应的判决电平。

在其中一个实施例中，所述内存控制接口信号包括数据信号、数据掩码、数据选通信号和DQSN中的至少一种。

在其中一个实施例中，所述内存控制接口信号还包括地址控制位，所述优化方法还包括：

根据预设协议对所述地址控制位的写延时信息和对应的判决电平进行校准。

在其中一个实施例中，所述内存控制接口为DDR接口。

在其中一个实施例中，所述存储装置为DRAM。

一种内存控制接口信号质量的优化系统，包括数据写入模块、数据对比模块和参数选择模块；

所述数据写入模块，用于向存储装置的存储空间中写入已知数据；

所述数据对比模块，用于逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取所述已知数据，并将读取出的数据与所述已知数据对比；

所述参数选择模块，用于根据对比结果从所述预设配置参数集合中选择最佳配置参数组合；

其中，每个所述配置参数组合包括所述延时信息和与所述延时信息对应的判决电平；所述延时信息包括读延时信息和写延时信息，所述判决电平包括与所述读延时信息对应的判决电平和与所述写延时信息对应的判决电平。

在其中一个实施例中，所述内存控制接口信号包括数据信号、数据掩码、数据选通信号和DQSN中的至少一种。

在其中一个实施例中，所述内存控制接口信号还包括地址控制位，所述优化系统还包括校准模块；