[发明专利]改善器件性能的方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种改善器件性能的方法。

背景技术

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

然而，现有技术形成的器件的电学性能有待提高。

发明内容

本发明解决的问题是提供一种改善器件性能的方法，避免刻蚀去除第一伪栅和第二伪栅之后，基底表面仍具有第一伪栅残留或第二伪栅残留，提高形成的器件的性能。

为解决上述问题，本发明提供一种改善器件性能的方法，包括：提供包括NMOS区域和PMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅，所述PMOS区域基底表面形成有第二伪栅；以所述第一伪栅为掩膜， 对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理，形成N型源漏区；以所述第二伪栅为掩膜，对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理，形成P型源漏区；在所述基底表面、N型源漏区表面以及P型源漏区表面形成层间介质层，所述层间介质层覆盖第一伪栅侧壁以及第二伪栅侧壁；对所述第一伪栅进行第二P型掺杂处理；对所述第二伪栅进行第二N型掺杂处理；在进行所述第二P型掺杂处理和第二N型掺杂处理之后，在同一道工艺步骤中刻蚀去除所述第一伪栅和第二伪栅。

可选的，刻蚀去除所述第一伪栅的刻蚀速率与刻蚀去除所述第二伪栅的刻蚀速率相同。

可选的，先采用干法刻蚀工艺刻蚀去除部分厚度的第一伪栅和第二伪栅，接着，采用湿法刻蚀工艺刻蚀去除剩余的第一伪栅和第二伪栅；或者，采用湿法刻蚀工艺刻蚀去除所述第一伪栅和第二伪栅。

可选的，在进行所述第二P型掺杂处理和第二N型掺杂处理之后，对所述第一伪栅和第二伪栅进行退火处理。

可选的，在对所述第一伪栅两侧的NMOS区域基底进行第一N型掺杂处理的同时，还对第一伪栅进行第一N型掺杂处理。

可选的，所述第二N型掺杂处理的掺杂离子浓度与第一N型掺杂处理的掺杂离子浓度相同；所述第二N型掺杂处理的掺杂离子与第一N型掺杂处理的掺杂离子相同。

可选的，在对所述第二伪栅两侧的PMOS区域基底进行第一P型掺杂处理的同时，还对第二伪栅进行第一P型掺杂处理。

可选的，所述第二P型掺杂处理的掺杂离子浓度与第一P型掺杂处理的掺杂离子浓度相同；所述第二P型掺杂处理的掺杂离子与第一P型掺杂处理的掺杂离子相同。

可选的，所述第一N型掺杂处理的掺杂离子为P、As或Sb，所述第一N型掺杂处理的掺杂离子浓度为2E14atom/cm²至2E15atom/cm²；所述第二N型掺杂处理的掺杂离子为P、As或Sb，所述第二N型掺杂处理的掺杂离子浓度为2E14atom/cm²至2E15atom/cm²。

可选的，所述第一P型掺杂处理的掺杂离子为B、BF₂、Ga或In，所述第一P型掺杂处理的掺杂离子浓度为2E14atom/cm²至2E15atom/cm²；所述第二P型掺杂处理的掺杂离子为B、BF₂、Ga或In，所述第二P型掺杂处理的掺杂离子浓度为2E14atom/cm²至2E15atom/cm²。

可选的，在进行所述第一N型掺杂处理和第一P型掺杂处理之前，所述第一伪栅和第二伪栅的材料相同。