[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片 中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度 不断增加，因此器件之间的有效绝缘隔离变得更加重要。

浅沟槽隔离(ShallowTrenchIsolation，STI)技术具有良好的隔离效果(例 如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表 面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器 件之间的隔离现主要采用浅沟槽隔离结构。

但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降 低。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件 的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括如下步 骤：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路 的第二区域；在所述衬底上形成栅电极膜；在所述栅电极膜表面形成初始硬 掩膜；采用第一刻蚀工艺，刻蚀所述初始硬掩膜，形成硬掩膜并形成贯穿所 述初始硬掩膜的开口，所述开口包括位于所述第一区域的第一开口，以及位 于所述第二区域的第二开口，所述第一开口的线宽小于所述第二开口的线宽； 在所述第一开口中填充牺牲层；采用第二刻蚀工艺，刻蚀所述牺牲层和所述 第一开口底部的所述衬底，并沿所述第二开口刻蚀所述衬底，分别在所述第 一区域衬底内形成第一沟槽、在所述第二区域衬底内形成第二沟槽，所述第 一沟槽的深度小于所述第二沟槽的深度；在所述第一沟槽内形成第一隔离结 构，在所述第二沟槽内形成第二隔离结构。

可选的，所述硬掩膜的材料为氮化硅。

可选的，形成贯穿所述初始硬掩膜的开口的步骤中，所述第一刻蚀工艺 还刻蚀去除部分所述栅电极膜，形成的开口还位于所述栅电极膜的部分深度 内；或者，所述第一刻蚀工艺还刻蚀所述栅电极膜，形成的开口还贯穿所述 栅电极膜。

可选的，所述牺牲层的材料为氧化硅。

可选的，所述牺牲层的厚度为至

可选的，在所述第一开口中填充牺牲层的步骤中，所述牺牲层还覆盖于 所述第二开口的侧壁表面和底部表面；所述形成方法还包括：在所述第二刻 蚀工艺之前，去除所述第二开口内的牺牲层。

可选的，在所述第一开口内填充牺牲层的工艺为化学气相沉积工艺。

可选的，所述第一沟槽的深度为至所述第二沟槽的深度为至

可选的，所述第一刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干 法刻蚀工艺的工艺参数包括：刻蚀气体为CF₄和CH₂F₂，刻蚀气体的气体流量 为100sccm至110sccm，压强为10mtorr至15mtorr，刻蚀功率为500W至600W， 刻蚀时间为10s至14s。

可选的，所述第二刻蚀工艺为等离子体干法刻蚀工艺；所述等离子体干 法刻蚀工艺的工艺参数包括：刻蚀气体为HBr，刻蚀气体的气体流量为 100sccm至120sccm，压强为15mtorr至18mtorr，刻蚀功率为550W至650W， 刻蚀时间为60s至70s。

与现有技术相比，本发明的技术方案具有以下优点：

本发明先在第一区域形成贯穿初始硬掩膜的第一开口，在第二区域形成 贯穿初始硬掩膜的第二开口，再在所述第一开口中填充牺牲层，形成所述第 一沟槽和第二沟槽的刻蚀工艺过程中，沿所述第一开口先刻蚀所述牺牲层再 刻蚀所述衬底，因此，在所述第一区域衬底内形成第一沟槽、在所述第二区 域衬底内形成第二沟槽后，可以获得深度较小的第一沟槽以降低所述第一沟 槽的深宽比，避免第一隔离结构在形成过程中产生空隙，从而提高所述第一 隔离结构的形成质量，进而提高半导体器件的电学性能。

可选方案中，深度较小的第一沟槽对半导体器件电学性能的影响较小， 具有工艺兼容性。

附图说明

图1和图2是现有技术半导体结构的形成方法一实施例对应的结构示意 图；

图3至图10是本发明半导体结构的形成方法一实施例对应的结构示意 图。

具体实施方式