[发明专利]阵列基板及其制作方法、显示装置有效
申请号: | 201610056968.5 | 申请日: | 2016-01-27 |
公开(公告)号: | CN105575894B | 公开(公告)日: | 2018-11-02 |
发明(设计)人: | 文江鸿;齐智坚;张智;唐滔良;陈帅;王志会;钱谦;唐秀珠;苟中平;陈刚 | 申请(专利权)人: | 重庆京东方光电科技有限公司;京东方科技集团股份有限公司 |
主分类号: | H01L21/84 | 分类号: | H01L21/84;H01L27/12 |
代理公司: | 北京银龙知识产权代理有限公司 11243 | 代理人: | 许静;黄灿 |
地址: | 400714 重庆市北碚区*** | 国省代码: | 重庆;50 |
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摘要: | |||
搜索关键词: | 阵列 及其 制作方法 显示装置 | ||
本发明提供了一种阵列基板及其制作方法、显示装置,属于显示技术领域。其中,阵列基板的制作方法,包括:在基板上形成第一导电图形;在形成有所述第一导电图形的基板上形成包括有过孔的绝缘层,所述过孔处暴露出至少部分所述第一导电图形;将形成有所述绝缘层的基板沉浸在金属盐溶液中;向所述第一导电图形输入电信号,使得过孔处的金属盐溶液在接触到所述第一导电图形后,金属盐溶液中的金属离子被还原而沉积在所述过孔处形成导电连接部。本发明的技术方案能够优化阵列基板过孔处的电连接状况,提高阵列基板的生产良率。
技术领域
本发明涉及显示技术领域,特别是指一种阵列基板及其制作方法、显示装置。
背景技术
随着显示技术的发展,显示面板的PPI(像素密度)逐渐提升,TFT(薄膜晶体管)的尺寸越来越小,对应Via hole(过孔)尺寸也随之变小。
现有阵列基板的制作工艺中,通常采用PVD(Physical Vapor Deposition,物理气相沉积)方式在绝缘层的过孔处沉积导电层,以实现导电层与位于绝缘层下的导电图形的连接,但是该种方式要求过孔的尺寸不能太小,如果过孔的尺寸太小,则在过孔处形成的导电层与导电图形之间容易出现接触不良,导致阵列基板的生产良率因此而降低。
发明内容
本发明要解决的技术问题是提供一种阵列基板及其制作方法、显示装置,能够优化阵列基板过孔处的电连接状况,提高阵列基板的生产良率。
为解决上述技术问题,本发明的实施例提供技术方案如下:
一方面,提供一种阵列基板的制作方法,包括:
在基板上形成第一导电图形;
在形成有所述第一导电图形的基板上形成包括有过孔的绝缘层,所述过孔处暴露出至少部分所述第一导电图形;
将形成有所述绝缘层的基板沉浸在金属盐溶液中;
向所述第一导电图形输入电信号,使得过孔处的金属盐溶液在接触到所述第一导电图形后,金属盐溶液中的金属离子被还原而沉积在所述过孔处形成导电连接部。
进一步地,所述阵列基板上形成有与所述第一导电图形连接的信号输入端,所述向所述第一导电图形输入电信号包括:
向所述信号输入端输入电信号。
进一步地,所述向所述信号输入端输入电信号包括:
将供电结构的探针与所述信号输入端连接,向所述信号输入端输入电流,其中,所述探针未与所述信号输入端接触的部分包裹有隔离层,所述隔离层用于隔绝所述探针与所述金属盐溶液的接触。
进一步地,向所述信号输入端输入电流包括:
向所述信号输入端输入大小可调节的电流,进而控制所述过孔处金属离子的沉积速率。
进一步地,形成所述导电连接部之后,所述方法还包括:
在所述绝缘层上形成第二导电图形,所述第二导电图形与过孔处的所述导电连接部连接。
进一步地,所述阵列基板上形成有多个薄膜晶体管,所述第一导电图形为薄膜晶体管的漏极,所述第二导电图形为像素电极。
进一步地,所述第一导电图形为公共电极线,所述第二导电图形为公共电极。
进一步地,所述金属盐溶液包括银离子溶液。
进一步地,所述银盐溶液为银氨溶液或银离子的螯合物溶液。
进一步地,所述银盐溶液中,银离子的浓度为0.05mol/L~1mol/L。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造