[发明专利]提取芯片版图特征的方法、CMP仿真方法及系统

说明书

本发明提供一种提取芯片版图特征的方法、CMP仿真方法及系统，在对芯片版图划分的窗格进行等效特征参数提取时，充分考虑了CMP工艺中芯片版图的窗格之间的邻近效应，为芯片版图中每个窗格外延出其周围的多个虚拟窗格，将每个窗格周围外延出的虚拟窗格区域内的图形特征参数与该窗格自身的图形特征参数进行加权平均，提高了每个窗格的等效特征参数的提取精度，从而实现了芯片版图表面形貌的准确预测，提高了CMP工艺仿真的准确性，效率较高，降低了集成电路的研发成本，保证了集成电路的良率。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种提取芯片版图特征的方法、CMP仿真方法及系统。

背景技术

半个多世纪以来集成电路行业发展迅速，遵循着摩尔定律(Moore's Law)，晶圆上晶体管的集成密度每18个月提高一倍，相应的器件特征尺寸同步缩小为原来的0.7倍，先进的技术节点已达到65nm、45nm，甚至32nm、23nm。然而，随着集成电路特征尺寸的不断缩小，生产工艺中影响芯片性能和生产良率的因素越来越多，特别是进入65nm、45nm及以后的工艺节点，各种缺陷对成品率的影响程度愈显突出。理想的晶圆表面是光刻顺利进行的前提，化学机械抛光(Chemical Mechanical Polishing，CMP，或称为化学机械平坦化)技术是在目前的超大规模集成电路阶段中用于平坦化晶圆表面的、最好的材料全局平坦化工艺手段，通常借助抛光液的化学腐蚀作用以及超微粒子的研磨作用，在被研磨的介质表面上形成光洁平坦的表面。然而，不断降低的工艺尺寸使CMP面临着巨大的挑战，由于CMP过程后的芯片表面形貌主要依赖于芯片的版图特征，而在CMP过程中，特别是在Cu互连工艺中，晶圆表面金属密度分布不均，而金属Cu、扩散阻挡层和电介质的硬度不同，不同研磨液的选取，会使得不同材质的去除率不同，从而使得CMP过程中以及CMP之后的芯片表面并非完全平坦，而是存在扑起伏，例如造成CMP后的晶圆表面会出现金属蝶形缺陷(Dishing)和电介质侵蚀(Erosion)缺陷，其中，金属碟形是指有图形区域介质层厚度与金属层厚度之差；介质侵蚀是指无图形区域的介质层厚度与有图形区域的介质层厚度之差。这些拓扑形貌不仅会对光刻引来焦深(DOF)问题，同时也严重影响了互连线的RC参数，最终损害到芯片的工作性能和生产良率。可制造性设计技术(Design for manufacturability，DFM)是芯片设计和工艺生产之间沟通的桥梁，它试图通过对后端设计中版图的优化来避免工艺中的缺陷，进而提高芯片的成品率、确保芯片工作性能。

现有技术中针对CMP设计和工艺过程陷而提出的一种DFM方案，主要是将所提取的芯片版图的版图图形特征作为参数代入仿真软件中已有的一CMP模型进行工艺仿真，来提前预测CMP工艺后的芯片表面形貌，然后对该表面形貌是否会对后续光刻工艺等产生影响进行评估，根据仿真的结果修正工艺仿真过程，然后再仿真，再修正，直至达到所需要的理想结果的一个迭代的过程，具体包括：版图划分、特征提取、CMP模拟和结果输出。其中，版图划分是指将待要模拟的芯片版图划分成连续的窗格，然后针对每个窗格进行后续步骤；特征参数提取是指提取每个窗格中各版图结构的等效线宽、等效间距、等效密度、周长等特征参数；CMP模拟是指利用已有的CMP模型，根据所提取的各窗格特征参数，对每个窗格进行CMP工艺模拟，使相应层平坦化掉相应的高度、厚度等；结果输出是指对CMP模拟后的芯片表面进行CMP热点检测，得到CMP后的相应CMP热点的厚度、表面高度、金属碟形和介质侵蚀等；将CMP模拟得到的表面高度、金属碟形和介质侵蚀等输出到其他软件(如热点分析工具和寄生参数提取工具等)进行后续处理和分析，将分析结果反馈到真实CMP工艺上，从而控制真实CMP工艺后的芯片表面形貌在可接受的范围内。