[发明专利]一种ESD版图结构及静电保护电路

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种ESD版图结构及静电保护电路。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，静电放电是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培；而其他一些模式(MM，CDM)静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并最终失效。

为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；而电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。

因此，需要对目前的所述ESD器件结构作进一步的改变，以解决上述多 种问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在的至少一个问题，提供了一种静电保护电路，包括输入端、接地端和GGNMOS，其特征在于，GGNMOS的衬底以及源极均连接至所述接地端，GGNMOS的漏极连接至所述输入端；

所述保护电路还进一步包括二极管，所述二极管的负极连接至GGNMOS的栅极，所述二极管的正极连接至所述接地端。

可选地，所述输入端包括焊盘，所述焊盘与保护电路相连接。

可选地，所述焊盘选用金属材料。

本发明还提供了一种ESD版图结构，包括：

半导体衬底；

若干栅极结构，位于所述半导体衬底上，所述栅极结构的第一端具有第一类型掺杂，所述栅极结构的第二端具有第二类型掺杂，

若干源极和若干漏极，位于所述栅极结构两侧的所述半导体衬底中，具有第一类型掺杂；

其中，所述栅极结构的第二端、所述半导体衬底和所述源极均连接至接地端，所述漏极连接至输入端。

可选地，所述栅极结构的第二端与所述源极的掺杂区域至少部分重叠。

可选地，在所述栅极结构的第二端与所述源极的掺杂区域的重叠部分设置有接触孔，以将所述源极和所述栅极结构的第二端连接至所述接地端。

可选地，所述源极和所述漏极呈叉指形结构，所述源极和所述漏极的叉指相互隔离交叉设置，所述栅极结构位于所述源极和所述漏极的叉指之间。

可选地，所述源极和所述漏极的叉指上还设置有接触孔阵列。

可选地，所述ESD版图结构还包括焊盘，所述焊盘与保护电路相连接。

可选地，所述焊盘选用金属材料。

本发明为了解决现有技术中存在的问题，提供了一种ESD版图结构， 栅极接地NMOS管(gate-grounded NMOS，GGNMOS)的触发电压高，本发明通过改变版图画法就可以通过栅极驱动NMOS(Gate Driven NMOS，GDNMOS)实现栅极电阻NMOS(Gate Resistance，GRNMOS)的低触发电压，而且不增加芯片的占用面积。特别是可以在客户芯片(chip)上的版图修改，省时省面积，同样道理对于PMOS也适用。所述ESD结构提升MOS ESD保护能力的方法，在不增加成本的前提下，实现降低触发电压的作用。

本发明的优点是：在静电防护方面具有广泛的应用；可以降低触发电压；不增加制造成本。