[发明专利]SRAM编译器的内部时钟电路

说明书

本发明公开了一种SRAM编译器的内部时钟电路，内部时钟产生器在外部时钟信号的控制下形成内部时钟输入信号的上升沿；内部时钟输入信号通过选定的预置延时电路后输入到位线控制器，位线控制器输出字线信号到字线上；SRAM编译器根据存储阵列大小选择不同的预置延时电路。字线信号的上升沿产生后位线开始进行放电，位线放电结束后位线控制器形成于复位脉冲信号并输入到内部时钟产生器形成内部时钟输入信号的下降沿。本发明能优化小容量SRAM的GTP时序、提高小容量SRAM的读写速度和对不同PVT条件的自适应能力、降低小容量SRAM的功耗浪费，同时能保证大容量SRAM维持足够的读写余量。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种SRAM编译器的内部时钟电路。

背景技术

现有SRAM编译器(Compiler)的内部时钟(GTP)电路中，内部时钟的宽度和内部时钟驱动器相关，如图1所示，是现有SRAM编译器的内部时钟电路产生的内部时钟曲线，其中：

信号GTPIN是由内部时钟产生器(GTP generator)产生，为一脉冲信号。

信号GTP是由信号GTPIN输入到内部时钟驱动器(GTP drive)后输出形成，GTP的脉冲宽度和GTPIN的相同。信号GTP输入到SRAM内部需要使用到信号GTP的网络中，通过内部时钟驱动器将所需GTP脉冲信号输出到内部GTP网络中。

信号MWL为SRAM的存储阵列的字线信号，现有方法中，信号MWL相对于信号GTPIN具有一定的延时即延时t1，延时t1的大小由内部时钟驱动器的延时和RC决定。

信号MBL为SRAM的存储阵列的位线信号，信号MBL在信号MWL切换为高电平后开始放电。

信号RST为信号MBL放电结束后形成的一个复位脉冲信号，信号RST的作用下，信号GTPIN产生下降沿。延时t2为信号MBL的放电时间，延时t3为信号RST产生后到信号GTPIN的下降沿形成之间的延时。信号GTPIN的上升沿由输入的时钟信号决定。

由图1可知，现有的时序控制电路产生的SRAM内部时钟(以下简称GTP)的宽度由3部分延时组成：

1.GTP驱动延时，即延时t1；

2.MBL放电延时；即延时t2；

3.GTP下降沿产生电路的延时，即延时t3。

现有方法中，延时t1由内部时钟驱动器以及内部时钟网络的RC决定，延时t3由GTP下降沿产生电路决定，延时t1和t3会保持不变。而延时t2由MBL的放电延时决定，当SRAM的容量不同时，MBL的放电延时也会不同，容量越大MBL的放电延时越大，反之亦然。

而同一个编译器需涵盖(cover)不同容量SRAM，而较小容量的GTP宽度构成会变得不合理，如图2：

SRAM容量变小时，MBL的放电延时会变小，也即延时t2会变小，而延时t1和t2则不会随着延时t2的变小而变小，这样，相对于大容量的SRAM，MBL放电延时占比会变小，即延时t2占整个GTP的脉冲宽度的比例会变小。当MBL放电延时占比过小时，会导致读写余量(margin)过大，读写速度不够快以及功耗浪费；同时对不同PVT条件的自适应能力也下降。注：其中，PVT为process、voltage和temperature的组合条件，即电路设计时需要满足的工艺、电压和温度条件，工艺条件主要是工艺角(process corner)；MBL为reference bitline即参考位线，通过它可调节不同PVT条件下SRAM操作时序。

发明内容