[发明专利]SRAM编译器的内部时钟电路

权利要求书

1.一种SRAM编译器的内部时钟电路，其特征在于，包括：内部时钟产生器、内部时钟驱动器、预置延时电路和位线控制器；

所述内部时钟产生器用于产生脉冲式的内部时钟输入信号；

所述内部时钟驱动器的输入端连接所述内部时钟输入信号，输出端输出内部时钟信号；

所述内部时钟产生器的时钟输入端连接外部时钟信号并在所述外部时钟信号的控制下形成所述内部时钟输入信号的上升沿；

所述预置延时电路包括一个以上，所述内部时钟输入信号通过选定的所述预置延时电路后输入到所述位线控制器，所述位线控制器输出字线信号到SRAM的存储阵列的字线上；所述字线信号为所述内部时钟输入信号的延时信号；当所述预置延时电路的个数大于1时，各所述预置延时电路的延时大小不同，所述字线信号相对于所述内部时钟输入信号的字线延时大小由所选定的所述预置延时电路确定，SRAM编译器根据所述SRAM的存储阵列的大小选择对应的所述预置延时电路，延时大的所述预置延时电路对应于大的所述存储阵列、延时小的所述预置延时电路对应于小的所述存储阵列；

所述字线信号的上升沿产生后所述SRAM的存储阵列的位线开始进行放电，所述位线放电结束后所述位线控制器形成于复位脉冲信号，所述复位脉冲信号输入到所述内部时钟产生器形成所述内部时钟输入信号的下降沿，所述内部时钟输入信号的脉冲宽度为所述字线延时、所述位线放电时间和所述内部时钟输入信号的下降沿相对于所述复位脉冲信号的延时的和。

2.如权利要求1所述的SRAM编译器的内部时钟电路，其特征在于：所述延时最小的所述预置延时电路直接由金属线形成；大于最小延时的所述预置延时电路由多级缓冲器连接形成，延时为各级所述缓冲器的延时的和。

3.如权利要求2所述的SRAM编译器的内部时钟电路，其特征在于：所述SRAM的存储阵列的大小为字线位数小于64位的小容量时选择由金属线形成的所述预置延时电路；所述SRAM的存储阵列的大小为字线位数大于等于64位的大容量时选择由多级缓冲器连接形成的所述预置延时电路。