[发明专利]用于测试SRAM周期时间的电路及方法

说明书

本发明提供一种用于测试SRAM周期时间的电路及方法，包括连接SRAM的地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器，可利用各个循环移位寄存器中预先配置的初始值和后续输入的时钟脉冲信号，来直接产生下一个测试用的地址信号、数据信号以及控制信号，无需通过复杂的算法和逻辑计算，电路结构简单，测试速度快，能够大大缩短半导体集成电路的整体测试时间；同时循环移位寄存器的设置避免了现有技术中由于SRAM外围的BIST电路先失效而导致测试失误的问题。

技术领域

本发明涉及静态随机存储器测试技术领域，尤其涉及一种用于测试SRAM 周期时间的电路及方法。

背景技术

随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(SRAM)、动态随机存储器(DRAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和闪存(Flash)等。其中，SRAM不采用电容器，而是以双稳态触发器为基础进行数据储存的，在不断电的情况下每个存储单元可以稳定的存储数据0或1，因此不需要对电容器进行周期性充电即能保存其存储的数据。只要持续有电源提供，SRAM即可保持其存储状态而不需要任何数据更新的操作。由于无须不断充电即可正常运作，因此SRAM的处理速度较其他存储器更快更稳定，通常作为高速缓冲存储器而应用于计算机等领域。

周期时间(Cycle Time)是衡量SRAM性能的重要时序参数指标，它表征了 SRAM的存储速度。目前SRAM的周期时间测试一般依赖于内建自测试(BIST) 电路来完成。请参考图1，BIST电路使用状态机10自动产生用于测试SRAM 的测试向量(或称测试模式、测试激励信号)，其逻辑计算发生器12和SRAM 100 之间可设置多个多路复用器用以决定状态机10输出的信号向SRAM100传送时的路径，逻辑计算发生器12根据该测试向量产生用于SRAM测试的下一个地址、数据、控制信号，并通过多路复用器将产生的数据、地址、控制信号等传送至SRAM100，SRAM 100连接的外接信号有：输入地址信号A、输入写使能信号 WEN、输入片选使能信号CEN、输入时钟信号CLK、输入数据D和输出数据Q。在CLK的上升沿时：若CEN为‘0’，WEN为‘1’时，SRAM执行写操作，将D 存入地址A所对应的存储单元中；若CEN为‘0’，WEN为‘0’时，SRAM执行读操作，将地址A所对应的存储单元的数据读出并输出至Q。比较器11将 SRAM100的输出数据Q与期望的输入数据D进行比较，从而完成对SRAM的周期时间测试的测试。

现有的BIST电路采用状态机来选择配置测试向量(或称测试模式)算法时，逻辑结构复杂，速度慢，不能满足对SRAM的周期时间测试的速度快的要求，且容易导致SRAM外围电路的失效，且对于高速、小尺寸的SRAM，可能由于 BIST电路等外围电路先失效(fail)而导致测试不到其真正的周期时间的值。

发明内容

本发明的目的在于提供一种用于测试SRAM周期时间的电路及方法，逻辑结构简单，测试速度快。

为解决上述问题，本发明提出一种用于测试SRAM周期时间的电路，主要由多个循环移位寄存器构成，所述多个循环移位寄存器包括用于向所述SRAM 提供测试所需的地址信号的地址循环移位寄存器、用于向所述SRAM提供测试所需的数据信号的数据循环移位寄存器、以及用于向所述SRAM提供测试所需的控制信号的控制循环移位寄存器，每个循环移位寄存器为串入串出的单向循环移位寄存器,均具有串行输入端、串行输出端、时钟脉冲输入端、设置端以及复位端，且每个循环移位寄存器的串行输出端连接该循环移位寄存器的串行输入端以及所述SRAM上相应的信号输入端。

进一步的，所述循环移位寄存器由多个触发器互相串接而成，且每个触发器具有一信号输入端、一信号输出端、一时钟脉冲输入端、一设置端及一复位端，所述多个触发器中的第一位触发器的信号输入端为该循环移位寄存器的串行输入端，最后一位触发器的信号输出端为该循环移位寄存器的串行输出端，且所述最后一位触发器的信号输出端分别与所述第一位触发器的信号输入端以及所述SRAM上相应的信号输入端相连接。