[发明专利]高压晶体管

说明书

本发明公开一种高压晶体管，包括基底、具有第一导电类型的第一基体区以及具有互补于第一导电类型的第二导电类型的第一掺杂区、第二掺杂区、第二基体区与第三掺杂区。第一基体区、第二掺杂区、第二基体区与第三掺杂区设置于基底中，且第一掺杂区设置于第一基体区中。第三掺杂区、第二基体区与第二掺杂区依序堆叠，且掺杂浓度依序递增。并且，第二基体区面对第一基体区的侧边与基底相接触。

技术领域

本发明涉及一种高压晶体管，尤其是涉及一种作为静电放电钳制电路的静电放电防护元件的高压晶体管。

背景技术

由于静电放电(electrostatic discharge，ESD)会对集成电路产生无法挽回的损伤，因此ESD防护电路已成为集成电路内必要的设计，以避免集成电路在制作过程中或使用中因ESD流入而造成无法预期的损坏。

为了有效加强集成电路的ESD防护能力，进而有效地防止内部电路受到静电损伤，已发展出在电源线间增加ESD钳制电路(clamp circuit)的设计。传统ESD钳制电路一般由横向扩散n型金属氧化物半导体(LDNMOS)晶体管所构成，因此具有明显的骤回(snap back)特性，以及低保持电压(holding voltage)，小于电源线所提供的供应电压。如此一来，ESD钳制电路容易被误触发(mistrigger)而开启，进而发生锁住(latchup)的问题，也就是当ESD钳制电路在被开启之后因保持电压小于供应电压而可在供应电压的提供下运作在保持区域并导通高电流。此时内部电路也同时持续运作，使得集成电路的内部电路因承受过高电流而过热并产生功能失效，甚至被烧毁的情形。为了避免发生此锁住问题，电源线间ESD钳制电路的保持电压必须设计为大于供应电压。现有ESD钳制电路的设计是由多个低压的LDNMOS晶体管的堆叠所构成，以通过晶体管的堆叠提高保持电压，如此才能符合大于供应电压的需求。然而，此堆叠设计限制ESD钳制电路的面积，使得芯片的尺寸因此受限而无法进一步缩减。特别是，当ESD钳制电路应用在高压的情况下，例如：60伏特、80伏特或100伏特的应用，堆叠的晶体管数量更是大幅增加芯片的尺寸，而无法被业界所接受。再者，随着ESD的脉冲时间越长，LDNMOS晶体管的保持电压有下降的趋势，如此则需增加更多个晶体管才能达到需求。

有鉴于此，提供一可作为ESD防护元件的高压晶体管，以提高保持电压并达到符合ESD电压的需求，实为业界努力的目标。

发明内容

本发明的目的之一在于提供一种高压晶体管，以提高保持电压并达到符合ESD电压的需求。

本发明的一实施例提供一种高压晶体管，其包括一基底、一高压阱、一第一基体区、一第一掺杂区、一第二掺杂区、一第二基体区以及一第三掺杂区。高压阱设置于基底中。第一基体区设置于高压阱中，其中第一基体区具有一第一导电类型。第一掺杂区设置于第一基体区中，其中第一掺杂区具有互补于第一导电类型的一第二导电类型。第二掺杂区设置于位于第一基体区的一侧的高压阱中，其中第二掺杂区具有第二导电类型，且第二掺杂区具有一第一掺杂浓度。第二基体区设置于位于第二掺杂区下的高压阱中，且第二基体区与第二掺杂区相接触，其中第二基体区与高压阱相接触，第二基体区具有第二导电类型，且第二基体区具有一第二掺杂浓度，小于第一掺杂浓度。第三掺杂区设置于位于第二基体区下的高压阱，且第三掺杂区与第二基体区相接触，其中第三掺杂区具有第二导电类型，且第三掺杂区具有一第三掺杂浓度，小于第二掺杂浓度。

在本发明所提供的高压晶体管中，由于第二掺杂区与第三掺杂区之间设置第二基体区，且第二基体区与高压阱相接触，因此不仅可有效地提升保持电压以及提高ESD电压的承受度，还可有效地降低触发电压，由此可缩减元件面积。

附图说明

图1为本发明第一实施例的高压晶体管的上视示意图；

图2为图1中沿切线A-A’的剖面示意图；

图3为本发明第一实施例的另一变化实施例的高压晶体管的剖面示意图；