[发明专利]一种半导体静态电流的测试器件及测试方法

说明书

本发明提供了一种半导体静态电流的测试器件及测试方法，测试方法包括：设置开关为打开状态时，向源极电压输入端、衬底电压输入端、栅极电压输入端和漏极电压输入端输入的输入电压，使第二MOS结构呈导通状态；根据输入电压，采集开关为打开状态时，第三连接线和第五连接线上的电流，获得第一电流总值；根据输入电压，采集开关为闭合状态时，第三连接线和第五连接线上的电流，获得第二电流总值；根据第一电流总值和第二电流总值，计算第一电流总值和第二电流总值的电流差值；根据电流差值，得出静态电流测试结果。本发明使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，节省了时间成本。

技术领域

本发明涉及半导体制造工艺技术领域，尤其是涉及一种半导体静态电流的测试器件及测试方法。

背景技术

半导体铝栅工艺通常为6层光刻完成，通过刻蚀、注入、掺杂等工艺，将客户设计的逻辑电路图形，从光刻版复制到硅片上。其中，半导体晶圆厂商在制造的尾段，会对基础器件进行基础工艺参数测量。其中，基础工艺参数测量包括：晶圆允收测试WAT测量，包括金属-氧化物-半导体MOS特性测量、电阻阻值测量和电容大小测量。在WAT测量初始判断合格后，客户进行产品逻辑功能、频率、静态电流、输出电流电压和开短路等芯片探测CP良率测试。通过这些测试的芯粒将进行打线、封装并最终完成功能FT测试，然后被应用到不同的电子产品，实现一定的逻辑控制功能。

客户的CP测试项目中的静态电流是考验半导体晶圆厂商工艺稳定性的重要判断项目之一，也是失效相对较多的测试项目。静态电流IDD是指当互补金属氧化物半导体CMOS集成电路中的所有MOS管都处于静止状态时的电源总电流。静态电流的测试目的是测量逻辑状态验证时的静止的电流，并与标准静态电流相比较以提升测试覆盖率，最大程度的发现器件电路核心是否存在其他方法无法检测出的较小的损伤。

由于在WAT测量时，仅仅是对一个MOS管的关态电流loff测量，很难体现出成千上万的MOS管组合在一起的静态电流值，即会缺少对静态电流大小的判断，因此需要客户在CP测量时，对整个半导体元件IC电路进行静态电流判读。但是如果半导体晶圆厂商等待静态电流判读结果的反馈，不仅耗时，也会因客户产品功能设计不同，芯片内MOS器件的数量不同，测量方法不同，造成对IC静态电流的判断繁多复杂、无规律，对实验数据的收集不够及时准确，从而使实验的目的大打折扣，最终造成时间及成本上的浪费。

发明内容

为了使得在对静态电流进行测量时，不用再受客户设计的限制，而是只针对工艺的波动，并为半导体工艺提供便捷的数据支持，本发明提供了一种半导体静态电流的测试器件及测试方法。

为了实现上述目的，本发明提供了一种半导体静态电流的测试器件，所述测试器件包括多个串联的测量结构，其中，所述测量结构包括：

衬底，所述衬底上设置有多对成对设置的源极和漏极；栅极，每一成对设置的源极和漏极中间区域处的衬底表面设置有一个所述栅极，且每一所述栅极与所述成对设置的源极和漏极相接触，构成一金属-氧化物-半导体MOS结构；其中，

每一MOS结构的源极均通过第一连接线与一源极电压输入端连接；

多个MOS结构中，每一第一MOS结构的栅极与衬底均通过第二连接线与一衬底电压输入端连接，其中，第一MOS结构为两个；

多个MOS结构中，每一第一MOS结构的漏极通过第三连接线相连接；

多个MOS结构中，每一第二MOS结构的栅极通过第四连接线均与一栅极电压输入端连接，其中所述第二MOS结构为多个MOS结构中除所述第一MOS结构之外的MOS结构；

多个MOS结构中，每一第二MOS结构的漏极通过第五连接线均与一漏极电压输入端连接，且所述第三连接线和所述第五连接线之间设置有一开关，当所述开关处于闭合状态时，所述第一MOS结构的漏极和所述第二MOS结构的漏极均与所述漏极电压输入端连接。