[发明专利]多功能芯片内置的测试电路

说明书

本发明公开一种多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。所述测试电路括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路，只用一个测试端口即可实现现有技术的常规电路采用三个端口方可实现的三种测试功能，从而能够避免芯片内部的测试电路对芯片资源的浪费，进而能够降低芯片的成本。

技术领域

本发明涉及测试电路技术领域。更具体地，涉及一种多功能芯片内置的测试电路。

背景技术

现有技术中，在各种芯片内部，都需要设置测试电路，用以检测芯片内部的某部分的功能。许多时候，芯片需要测试一个频率输出，以检查是否符合预定的频率要求；另外一些时候，需要向芯片内部输入一个时钟，以实现对芯片进行同步控制或者加速测试；还有一些时候，需要通过简单方便的置高或置低某些测试端，来控制某些功能的测试。

如图1和图2所示，现有技术的芯片内置的测试电路采用一个时钟选择电路。该时钟选择电路包括第一D触发器F1a、第二D触发器F2a、二选一电路I3a、第一反相器I4a和第二反相器I5a，其中第一D触发器F1a的时钟端C和第二D触发器F2a的时钟端C均电连接至内部待测时钟CK1，第一D触发器F1a的时钟反端CB和第二D触发器F2a的时钟反端CB均电连接至第二反相器I5a的反相输出端Y，第一D触发器F1a的D端接高电位，第二D触发器F2a的D端电连接至第一D触发器F1a的Q端，组成类似移位寄存器的结构，第一D触发器F1a的R端和第二D触发器F2a的R端均电连接至第二端口PORT2，二选一电路I3a的第一输入端in0电连接至第二端口PORT2，二选一电路I3a的第二输入端in1电连接至内部待测时钟CK1，二选一电路I3a的选择端sel电连接至第二D触发器F2a的Q端，二选一电路I3a的输出端out经第一反相器I4a电连接至时钟输出端CKout。内部待测时钟CK1依次经第一缓冲器I1a和第二缓冲器I2a电连接至第一端口PORT1。

当外送频率经由第二端口PORT2输入时，该时钟选择电路会自动比较第二端口PORT2和内部待测时钟CK1的频率快慢，并从二者中选择较快的频率送至时钟输出端CKout，以供后级电路使用。

第三端口PORT3作为控制端，依次经第三缓冲器I6a和第四缓冲器I7a缓冲后接入芯片内部，控制某些功能的测试。

可以看到，现有技术的芯片内置的测试电路为了实现上述三种测试功能，采用三个端口。由于三个端口所占据的芯片面积远远大于芯片的其它器件，因此，三个端口相当程度上增加了芯片面积。更为重要的是，后续还要为三个端口做相应的测试配套。因此，现有技术的芯片内置的测试电路浪费了宝贵的芯片资源，增加了芯片的成本。如何避免芯片内部的测试电路对芯片资源的浪费进而降低芯片的成本成为本领域技术人员亟待解决的技术问题。

因此，需要提供一种多功能芯片内置的测试电路。

发明内容

本发明的目的在于提供一种多功能芯片内置的测试电路。

为达到上述目的，本发明采用下述技术方案：

多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；

判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；

时钟选择电路包括二选一电路和第四反相器；

测试下拉电路包括第一NMOS管和第二NMOS管；

下拉脉冲电路包括D锁存器、第五反相器和或非门。

优选地，所述第二反相器为三态反相器。