[发明专利]多功能芯片内置的测试电路

权利要求书

1.多功能芯片内置的测试电路，其特征在于，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；

判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门，所述第一D触发器的时钟端和所述第二D触发器的时钟端均与内部待测时钟输入端电连接；

时钟选择电路包括二选一电路和第四反相器，所述二选一电路的第一输入端与所述与非门的输出端电连接；所述二选一电路的第二输入端与所述第三反相器的反相输出端电连接；所述第四反相器的反相输出端电连接至时钟输出端；

测试下拉电路包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极与测试端口电连接；

下拉脉冲电路包括D锁存器、第五反相器和或非门，所述D锁存器的时钟端与时钟输出端电连接，所述或非门的输出端与所述第二NMOS管的栅极电连接。

2.根据权利要求1所述的多功能芯片内置的测试电路，其特征在于，所述第二反相器为三态反相器。

3.根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述第一D触发器的时钟反端和所述第二D触发器的时钟反端均与所述第三反相器的反相输出端电连接；所述第一D触发器的D端接高电位，所述第二D触发器的D端与所述第一D触发器的Q端电连接；所述第一D触发器的R端和所述第二D触发器的R端均与所述与非门的输出端电连接；所述与非门的第一输入端与第六反相器的反相输出端电连接，所述与非门的第二输入端与测试端口电连接；所述第二反相器的输入端与所述第三反相器的反相输出端电连接；所述第二反相器的反相输出端经电阻电连接至测试端口；所述第二反相器的使能端和所述第一反相器的输入端均与所述第二D触发器的端电连接；所述第二反相器的使能反端与所述第一反相器的反相输出端电连接；所述第一反相器的反相输出端与控制端电连接。

4.根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述二选一电路的选择端与所述第一反相器的反相输出端电连接；所述二选一电路的输出端与所述第四反相器的输入端电连接。

5.根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述第一NMOS管的源极与所述第二NMOS管的漏极电连接，使得所述第一NMOS管和所述第二NMOS管串联构成一个下拉管；所述第二NMOS管的源极接地；所述第一NMOS管的栅极与所述第一反相器的反相输出端电连接；所述第二NMOS管的栅极与所述或非门的输出端电连接。

6.根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述D锁存器的时钟反端与所述第五反相器的反相输出端电连接；所述D锁存器的D端与所述或非门的第一输入端电连接，所述D锁存器的端与所述或非门的第二输入端电连接；所述D锁存器的Rb端与第六反相器的反相输出端电连接。