[发明专利]用于半导体器件的面积缩放的竖直集成方案和电路元件架构

说明书

描述了用于半导体器件的面积缩放的竖直集成方案和电路元件架构。在示例中，一种反相器结构包括竖直地分开为上部区域和下部区域的半导体鳍状物。包括用于控制半导体鳍状物的上部区域的第一多个栅极结构。包括用于控制半导体鳍状物的下部区域的第二多个栅极结构。第二多个栅极结构具有与第一多个栅极结构的导电类型相反的导电类型。

技术领域

本发明的实施例属于半导体器件和处理的领域，并且具体而言，属于用于半导体器件的面积缩放的竖直集成方案和电路元件架构。

背景技术

对于过去的几十年，集成电路中的特征缩放已经成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，从而制造出具有增大容量的产品。然而，对于不断增大的容量的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，诸如三栅晶体管之类的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在常规工艺中，通常在块状硅衬底或绝缘体上硅衬底上制造三栅晶体管。在一些实例中，块状硅衬底由于其成本较低，并且因为它们实现了较不复杂的三栅制造工艺而是优选的。

然而，缩放多栅晶体管不是没有后果。随着微电子电路的这些基本构件块的尺寸减小，并且随着在给定区域中制造的基本构件块的绝对数量增大，对用于图案化这些构件块的光刻工艺的约束已经成为压倒性的。具体而言，在半导体叠置体中图案化的特征的最小尺寸(临界尺寸)和这些特征之间的间隔之间可以存在折衷方案。

附图说明

图1示出了根据现有技术的包括容纳端到端间隔的基于鳍状物的半导体器件的布局的平面视图。

图2A和2B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的反相器电路元件的截面视图。

图3A和3B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的传输门电路元件的截面视图。

图4A和4B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的AND门电路元件的截面视图。

图5A和5B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的OR门电路元件的截面视图。

图6A和6B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NAND门电路元件的部件的两个并联PMOS器件的电路元件的截面视图。

图7A和7B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图6A和6B的两个并联PMOS器件耦合的NAND门电路元件的部件的两个串联NMOS器件的电路元件的截面视图。

图8A和8B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NOR门电路元件的部件的两个并联NMOS器件的电路元件的截面视图。

图8C和8D示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图8A和8B的两个并联NMOS器件耦合的NOR门电路元件的部件的两个串联PMOS器件的电路元件的截面视图。

图9-20示出了根据本发明的实施例的用于制造反相器结构(图9-20中的每个图的左手侧)和传输门结构(图9-20中的每个图的右手侧)的各种操作的截面视图。

图21和22是根据本发明的实施例的表示可以实施以制造鳍状物结构的初始基础叠置体的层转移技术中的各种操作的截面视图。

图23示出了根据本发明的实施例的在(a)硅衬底或(b)隐埋氧化物衬底上制造的最终器件的截面视图。

图24示出了根据本发明的实施例的用下方布线层制造的最终器件的截面视图。