[发明专利]双材料高K热密封剂系统

说明书

一些实施例涉及电子封装。电子封装包括第一管芯和堆叠到第一管芯上的第二管芯。第一密封剂位于第一管芯和第二管芯之间。第一密封剂包括覆盖第一管芯与第二管芯之间的第一体积的第一材料。第二密封剂位于第一管芯与第二管芯之间。第二密封剂包括覆盖第一管芯与第二管芯之间的第二体积的第二材料。所述第一材料具有比第二材料更高的导热率，并且与第一材料相比较，第二材料更有效地促进第一管芯与第二管芯之间的电连接。

技术领域

本文所述的实施例总体上涉及电子封装和使用双材料高导热率密封剂系统将第一管芯连接到第二管芯以形成电子封装的方法。

背景技术

最小化晶体管尺寸以便跟上摩尔定律持续地需要减小的第一级互连(FLI)间距和凸起尺寸。另外，使用高级电介质常常导致在硅中利用低k且极低导热率的材料。

这些因素的组合导致对组装期间的应力和热机械应力的较高敏感度。因此，随着每个新技术进步，用于减小热机械应力的解决方案变得明显更重要。

将芯片(CPU、存储器、图形)一个堆叠在另一个上产生了针对提高的电性能(例如，在不同的产品区段中使用的较高带宽和/或较低时延)的较短互连线。然而，芯片堆叠导致增加的热阻，从而使相对于未堆叠的芯片从CPU除去热量变得更难。

常规堆叠式电子设备的分析指示密封剂层的热阻是在从堆叠式封装传递热量时的关键限制因素。当前封装架构使用一般包括二氧化硅填料的芯片间密封剂材料。

这些一般密封剂范围的复合导热性通常限制包括密封剂制备的电子设备从堆叠式电子设备传递热量的能力。

附图说明

图1示出了一些一般导热填料相对于熔融的二氧化硅的热特性。

图2示出了可以适合于实现例如堆叠式电子封装的足够的热耗散的窗。

图3示出了示例性电子封装的顶视图。

图4示出了就在第一管芯和第二管芯压缩在一起之前的示例性电子封装的侧视图。

图5示出了示例性电子封装的底视图，其中第一管芯被去除以暴露第二管芯的下表面。

图6示出了另一个示例性电子封装的顶视图，其中第二管芯被去除以暴露第二管芯的上表面。

图7示出了另一个示例性电子封装的顶视图。

图8是示出制造示例性电子封装的示例性方法的流程图。

图9是示出制造示例性电子封装的另一个示例性方法的流程图。

图10是并入至少一个电子封装和/或本文所述的方法的电子设备的方框图。

具体实施方式

下面的描述和附图充分示出了特定的实施例以使本领域中的技术人员能够实践它们。其它实施例可以并入结构、逻辑、电气、过程和其它变化。一些实施例的部分和特征可以包括在其它实施例的那些部分和特征中或代替其它实施例的那些部分和特征。在权利要求中阐述的实施例包含那些权利要求的所有可用的等效形式。

如本申请中使用的取向术语(例如“水平”)相对于与晶片或衬底的常规平面或表面平行的平面来定义，而不考虑晶片或衬底的取向。术语“竖直”指代垂直于如上面所定义的水平的方向。介词(例如“在……上”、“侧”(如“侧壁”中的)、“较高”、“较低”、“在……之上”和“在……之下”相对于在晶片或衬底的顶表面上的常规平面或表面来定义，而不考虑晶片或衬底的取向。

本文所述的电子封装和方法可以部分地利用包括大颗粒尺寸和高体积分数的填料来制备具有较高体热的复合物。虽然设计特别是高导热率的材料可能在技术上是可行的，但较高的导热率将伴随在使用有利于难得多的管芯附接过程的材料时消极的折衷而发生。作为示例，最大化填料体积分数并最大化平均颗粒尺寸有利于较高的导热率，但这增加了填料包封风险并且可能完全干扰接头形成。