[发明专利]目标为可编程集成电路的异构型多处理器程序编译

权利要求书

1.一种方法，其特征在于，包括：

使用处理器从第一内核的高级编程语言描述生成所述第一内核的寄存器传输级描述，其中所述第一内核是异构型多处理器设计的一部分；

将所述第一内核的寄存器传输级描述与在可编程集成电路内提供静态区域的基础平台电路设计集成，所述可编程集成电路向所述异构型多处理器设计的主机提供接口，并向所述可编程集成电路内的可动态重新配置的内核区域提供接口；

使用所述处理器并从所述第一内核的寄存器传输级描述，生成指定所述第一内核的硬件实现的第一配置比特流和包含所述第一内核的寄存器映射的所述配置比特流的支持数据，其中所述第一内核的硬件实现适于在所述内核区域内实现；并且

生成多个文件，其中所述多个文件包括包含所述第一配置比特流的第一文件和包含所述支持数据的第二文件，其中所述第二文件的寄存器映射可由所述主机用来与在所述可编程集成电路内实现的第一内核进行通信。

2.根据权利要求1所述的方法，其特征在于，所述内核区域在运行时期间可动态地重新配置以实现不同内核的硬件实现，同时保持静态区域完整。

3.根据权利要求1所述的方法，其特征在于，还包括：

加载所述第一内核的配置比特流，所述第一内核的配置比特流在所述异构型多处理器设计的运行时期间在所述可编程集成电路内创建所述第一内核的硬件实现的实例，其中所述主机将所述配置比特流从所述多个文件提供给所述可编程集成电路。

4.根据权利要求2所述的方法，其特征在于，所述静态区域包括：

耦合到所述内核区域并且被配置为向所述可编程集成电路的内核区域提供时钟信号的第一互连电路块；

耦合到所述第一互连电路块的总线直接存储器存取控制器；和

耦合到所述总线直接存储器存取控制器的总线端点。

5.根据权利要求4所述的方法，其特征在于，所述静态区域包括将所述内核区域耦合到存储器控制器的第二互连电路块。

6.根据权利要求1所述的方法，其特征在于，生成所述第一配置比特流包括：

生成所述第一配置比特流作为指定内核电路的部分配置比特流。

7.根据权利要求1所述的方法，其特征在于，生成所述第一配置比特流包括：

生成所述第一配置比特流作为指定内核电路和基础平台电路的完整配置比特流。

8.一种系统，其特征在于，包括：

被编程以启动可执行操作的处理器，所述可执行操作包括：

从第一内核的高级编程语言描述生成所述第一内核的寄存器传输级描述，其中所述第一内核是异构型多处理器设计的一部分；

将所述第一内核的寄存器传输级描述与在可编程集成电路内提供静态区域的基础平台电路设计集成，所述可编程集成电路向所述异构型多处理器设计的主机提供接口，并向所述可编程集成电路内的可动态重新配置的内核区域提供接口；

从所述第一内核的寄存器传输级描述，生成指定所述第一内核的硬件实现的第一配置比特流和包含第一内核的寄存器映射的所述配置比特流的支持数据，其中所述第一内核的硬件实现适于在所述内核区域内实现；以及

生成多个文件，其中所述多个文件包括包含所述第一配置比特流的第一文件和包含所述支持数据的第二文件，其中所述第二文件的寄存器映射可由所述主机用来与所述可编程集成电路内实现的第一内核进行通信。

9.根据权利要求8所述的系统，其特征在于，所述内核区域在运行时期间可动态地重新配置以实现不同内核的硬件实现，同时保持静态区域完整。

10.根据权利要求8所述的系统，其特征在于，所述可执行操作还包括：

加载所述第一内核的配置比特流，所述第一内核的配置比特流在所述异构型多处理器设计的运行时期间在所述可编程集成电路内创建所述第一内核的硬件实现的实例，其中所述主机将所述配置比特流从所述多个文件提供给所述可编程集成电路。