[发明专利]容错自动双列直插存储器模块刷新

说明书

描述容错自动DIMM(双列直插存储器模块)刷新或ADR的方法和设备。在一实施例中，处理器包括非易失性存储器以存储来自处理器的一个或多个易失性缓冲器的数据。来自处理器的一个或多个易失性缓冲器的数据响应要引起系统复位或关机的事件的发生而存储到非易失性存储器中。还公开并且要求保护其他实施例。

技术领域

本公开一般涉及电子学领域。更具体来说，一些实施例一般涉及容错自动双列直插存储器模块刷新。

背景技术

一般来说，用来存储计算系统中的数据的存储器能够是易失性的(要存储易失性信息)或者非易失性的(要存储永久信息)。易失性存储器中存储的易失性数据结构一般用于被要求支持程序的运行时期间的程序的功能性的暂时或中间信息。另一方面，非易失性(或永久存储器)中存储的永久数据结构在程序的运行时之外是可用的，并且能够再使用。

当数据写到永久存储器时，假定一旦存储操作完成则这种数据实际上写到永久存储器。但是，预计送往永久存储器的数据在存储操作的执行之后并且在数据实际上保存永久存储器之前仍然可驻留在易失性存储器/缓冲器中。如果系统故障(例如电力故障)在这个时间间隙期间发生，则预计送往永久存储器的数据可能丢失或损坏。

附图说明

参照附图提供详细描述。附图中，参考标号最左边的数字标识首次出现该参考标号的附图。不同附图中的相同参考标号的使用表示相似或相同项。

图1、图2、图5、图6和图7示出可用来实现本文所述的各个实施例的计算系统的实施例的框图。

图3示出按照一实施例、存在于处理器集成电路(IC)晶片的各种组件的框图。

图4A和图4B示出按照一些实施例的流程图。

具体实施方式

在以下描述中，提出许多具体细节，以便提供对各个实施例的透彻了解。但是，即使没有具体细节也可实施各个实施例。在其他情况下，没有详细描述众所周知的方法、过程、组件和电路，以免影响对具体实施例的理解。此外，可使用诸如集成半导体电路(“硬件”)、组织为一个或多个程序的计算机可读指令(“软件”)或者硬件和软件的某种组合之类的各种部件，来执行实施例的各个方面。为了便于本公开，提到“逻辑”将表示硬件、软件或者它们的某种组合。

如上所述，与易失性主存储器不同，永久存储器可用来持久地存储数据，使得所存储数据跨系统故障、复位和/或重启是可用的。软件认为当存储指令完成时写到永久存储器范围的数据立即达到持久性，但是数据仍然可能驻留在易失性缓冲器中(例如存储控制器写挂起队列或处理器高速缓存)。为了确保这些易失性缓冲器中的数据到达永久存储器，使用ADR(或自动DIMM(双列直插存储器模块)刷新)机制或PCOMMIT(其是按照指令集架构的指令)。

ADR机制能够用于对永久存储器的处理器生成的写操作或者针对永久存储器的入站输入/输出(IO或I/O)写操作。ADR是一种遗留机制（legacy mechanism），其响应AC(交流)电力故障而冲刷存储控制器缓冲器(例如写挂起队列)和IIO(集成IO)缓冲器(其在一实施例中保存入站数据)。增强ADR也可将这个电力故障保护扩展到处理器高速缓存。在电力故障的情况下，ADR和增强ADR(eADR)均依靠平台大容量电容来保持DC(直流)轨在短时间量被供电，以允许处理器冲刷其高速缓存和缓冲器。在上述情形的任一个中，基本前提是ADR应当始终成功，以防止任何数据丢失。类似地，如果使用PCOMMIT，则PCOMMIT的语义要求所有iMC(集成存储控制器)WPQ(写挂起队列)的全局冲刷，这可能限制性能。