[发明专利]用于在加载数据元素以供执行时考虑空间局部性的装置和方法

说明书

在本发明的一个实施例中，处理器包括上级高速缓存和至少一个处理器核。至少一个处理器核包括一个或多个寄存器以及多个指令处理级：解码单元，用于解码指令，指令需要多个数据元素的输入，其中多个数据元素中的每一个的大小小于处理器的高速缓存行的大小；执行单元，用于将多个数据元素加载到处理器的一个或多个寄存器，而不将空间上邻近所述多个数据元素的数据元素或所述多个数据元素加载到上级高速缓存中。

技术领域

本公开涉及微处理器，并且更具体地涉及在微处理器中加载数据元素以供执行。

背景

数组的跨度(也被称为增量、间距或步长)指示数组的连续数组元素开始的两个存储器位置之间的距离。许多科学应用具有拥有大跨度的数组。这些数组在例如以下情形时自然地发生：

·访问矩阵(或2D/3D数组)。如果顺序地访问相同列的元素，例如A[0][3]、A[l][3]、A[2][3]...

·访问被组织为结构数组(AoS)的相同数量的结构，例如A[0]-权重、A[l]-权重、A[2]-权重...

由于所使用的算法的本质，此类有跨度的访问模式在高性能计算(HPC)和科学计算应用中是常见的。这些有跨度的访问中的许多具有大跨度值，通常大于高速缓存行的长度(例如，64字节)。此类访问不具有空间局部性。即，如果数据元素X被访问，则接近数据元素X的数据元素与远离数据元素X的数据元素相比被访问的可能更低。

附图说明

在附图的图形中作为示例而非限制地说明了本发明，在附图中，类似的参考编号表示类似的元件。

图1示出根据本发明的一个实施例的处理器的系统架构。

图2示出根据本发明的实施例对在加载数据元素时考虑和不考虑局部性的情形下的操作的比较。

图3A-B是示出根据本发明的一个实施例的在处理器中加载用于执行的数据元素时考虑局部性的方法的流程图。

图4A是示出根据本发明的一个实施例的用于加载在连续数据元素之间不具有固定距离的多个数据元素并且不考虑空间局部性的指令类型的一个实现方式的伪代码。

图4B是示出根据本发明的一个实施例的用于加载在连续数据元素之间具有固定距离的多个数据元素并且不考虑空间局部性的指令类型的一个实现方式的另一伪代码。

图5A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。

图5B是示出根据本发明的各实施例的要被包括在处理器中的有序架构核的和示例性寄存器重命名的乱序发布/执行架构核的示例性实施例的框图。

图6是根据本发明的各实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图。

图7是根据本发明的一个实施例的系统的框图。

图8是根据本发明的实施例的第二系统的框图。

图9是根据本发明的实施例的第三系统的框图。

图10示出根据本发明的实施例的片上系统(SoC)的框图。

图11是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

图12A和12B是示出根据本发明的各实施例的通用向量友好指令格式及其指令模板的框图。

图13A-D是示出根据本发明的各实施例的示例性专用向量友好指令格式的框图。

图14是根据本发明的一个实施例的寄存器架构的框图。