[发明专利]用于在加载数据元素以供执行时考虑空间局部性的装置和方法有效

专利信息
申请号: 201580061760.6 申请日: 2015-10-09
公开(公告)号: CN107111554B 公开(公告)日: 2021-01-22
发明(设计)人: R·萨桑卡;E·乌尔德-阿迈德-瓦尔 申请(专利权)人: 英特尔公司
主分类号: G06F12/0811 分类号: G06F12/0811;G06F12/0875
代理公司: 上海专利商标事务所有限公司 31100 代理人: 何焜
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 加载 数据 元素 执行 考虑 空间 局部性 装置 方法
【权利要求书】:

1.一种加载数据元素的处理器,包括:

上级高速缓存,所述上级高速缓存是所述处理器的高速缓存层次结构中的最高级高速缓存;以及

至少一个处理器核,耦合到所述上级高速缓存,包括一个或多个寄存器以及多个指令处理级:

解码器单元,用于解码指令,所述指令需要多个数据元素的输入,其中所述多个数据元素中的每一个的大小小于所述处理器的高速缓存行的大小,以及

执行单元,用于将所述多个数据元素加载到所述一个或多个寄存器,而不将空间上邻近所述多个数据元素的数据元素或所述多个数据元素加载到所述上级高速缓存中,其中,对所述多个数据元素的加载用于:

将所述多个数据元素聚集到临时缓冲器中;以及

将所述多个数据元素从所述临时缓冲器加载到所述一个或多个寄存器。

2.如权利要求1所述的处理器,其特征在于,所述指令具体用于在不考虑空间局部性的情形下对数据元素的执行,其中空间上邻近的数据元素不会被一起加载。

3.如权利要求2所述的处理器,其特征在于,所述指令指定所述多个数据元素的数据元素之间的跨度值。

4.如权利要求3所述的处理器,其特征在于,所述跨度值大于所述处理器的高速缓存行的大小。

5.如权利要求2所述的处理器,其特征在于,所述指令指定对应于所述多个数据元素中的每一个的位置的索引。

6.一种用于在处理器中加载数据元素的方法,包括:

解码指令,其中所述指令需要多个数据元素的输入,其中所述多个数据元素中的每一个的大小小于所述处理器的高速缓存行的大小;

在解码所述指令之后,将所述多个数据元素加载到所述处理器的一个或多个寄存器以供执行,而不将空间上邻近所述多个数据元素的数据元素或所述多个数据元素加载到所述处理器的上级高速缓存中,所述上级高速缓存是所述处理器的高速缓存层次结构中的最高级高速缓存,其中,将所述多个数据元素加载到所述一个或多个寄存器包括:

将所述多个数据元素聚集到临时缓冲器中;以及

将所述多个数据元素从所述临时缓冲器加载到所述一个或多个寄存器。

7.如权利要求6所述的方法,其特征在于,所述指令具体用于在不考虑空间局部性的情形下对数据元素的执行,其中空间上邻近的数据元素不会被一起加载。

8.如权利要求7所述的方法,其特征在于,所述指令指定所述多个数据元素的数据元素之间的跨度值。

9.如权利要求8所述的方法,其特征在于,所述跨度值大于所述处理器的高速缓存行的大小。

10.如权利要求7所述的方法,其特征在于,所述指令指定对应于所述多个数据元素中的每一个的位置的索引。

11.一种加载数据元素的计算机系统,包括:

存储器,用于存储指令;

处理器,包括:

上级高速缓存,所述上级高速缓存是所述处理器的高速缓存层次结构中的最高级高速缓存;

至少一个处理器核,耦合到所述上级高速缓存,包括一个或多个寄存器以及多个指令处理级:

解码器单元,用于解码指令,其中所述指令需要多个数据元素的输入,其中所述多个数据元素中的每一个的大小小于所述处理器的高速缓存行的大小,以及

执行单元,配置为将所述多个数据元素加载到所述一个或多个寄存器,而不将空间上邻近所述多个数据元素的数据元素或所述多个数据元素加载到所述处理器核的上级高速缓存中,其中,对所述多个数据元素的加载用于:

将所述多个数据元素聚集到临时缓冲器中;以及

将所述多个数据元素从所述临时缓冲器加载到所述一个或多个寄存器。

12.如权利要求11所述的计算机系统,其特征在于,所述指令具体用于在不考虑空间局部性的情形下对数据元素的执行,其中空间上邻近的数据元素不会被一起加载。

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