[发明专利]多重图案化工艺的度量

说明书

本发明提出用于评估多重图案化工艺的性能的方法及系统。测量图案化结构且确定特征化由所述多重图案化工艺引发的几何误差的一或多个参数值。在一些实例中，测量主、多重图案化目标且通过信号响应度量SRM测量模型从所述测量数据直接确定所关注参数的值。在一些其它实例中，测量主、多重图案化目标及辅助目标且通过信号响应度量SRM测量模型从所述测量数据直接确定所关注参数的值。在一些其它实例中，在不同过程步骤处测量主、多重图案化目标且通过信号响应度量SRM测量模型从所述测量数据直接确定所关注参数的值。

相关申请案的交叉参考

本专利申请案根据35U.S.C.§119规定主张在2014年10月16日申请的题为“多重图案化工艺的度量(Metrology of Multi-Patterning Processes)”的第62/064,973号美国临时专利申请案的优先权，所述临时专利申请案的标的物的全部内容以引用的方式并入本文中。

技术领域

所描述的实施例涉及度量系统及方法，且更特定地说，涉及用于特征化通过多重图案化工艺产生的结构尺寸的参数的改进测量的方法及系统。

背景技术

通常通过应用于样品的序列处理步骤制造半导体装置(例如逻辑装置及存储器装置)。通过此类处理步骤形成半导体装置的各种特征及多个结构层级。举例来说，光刻尤其是涉及产生半导体晶片上的图案的一个半导体制造工艺。半导体制造工艺的额外实例包含(但不限于)化学机械抛光、蚀刻、沉积及离子植入。多个半导体装置可在单个半导体晶片上制造，且接着分离成个别半导体装置。

针对给定光刻系统，多重图案化技术现普遍用来增大经印刷到半导体晶片上的特征的分辨率。图1A到1D描绘通常称为光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch(LELE))工艺的双重图案化光刻(DPL)技术。图1A描绘硅基底层10、界面层(例如二氧化硅)、装置层12、硬掩模层13、牺牲层14及源自光刻图案化步骤的经图案化抗蚀剂层15。接着，图1A中所描绘的结构经受导致图1B中所说明的结构的曝光及蚀刻步骤。在此结构中，抗蚀剂层15的图案已有效转印到硬掩模层13。牺牲层14及经图案化抗蚀剂层15两者均已移除。数个沉积及光刻步骤用来实现图1C中所说明的结构。图1C说明组建于硬掩模层13的顶部上的另一牺牲层16及经图案化抗蚀剂层17。经图案化抗蚀剂层17包含具有与第一经图案化抗蚀剂层15相同的间距以及与经蚀刻到硬掩模层13中的图案相同的间距的图案。然而，经图案化抗蚀剂层17从硬掩模层13的图案偏移经图案化抗蚀剂层17的间距的一半。接着，图1C中所描绘的结构经受导致图1D中所说明的结构的曝光及蚀刻步骤。在此结构中，抗蚀剂层17的图案已有效转印到硬掩模层13。牺牲层16及经图案化抗蚀剂层17两者均已移除。图1D说明经蚀刻到硬掩模13中的图案，所述图案为通过光刻系统的掩模产生的经图案化抗蚀剂层15及17的间距的两倍。

图1D还描绘非优化DPL工艺的效应。理想地，经双重图案化结构的标称间距应为恒定值P。然而，归因于DPL工艺中的缺陷，所得结构的间距可归因于光栅非均匀性而取决于位置变化。此通常称为“间距偏差(pitch walk)”。从标称间距P的变动在图1D中描绘为ΔP。在另一实例中，每一所得结构的临界尺寸应为相同标称值CD。然而，归因于DPL工艺中的缺陷，所得结构的临界尺寸(例如，中间临界尺寸、底部临界尺寸等等)可取决于位置而变化。从临界尺寸CD的变动在图1D中描绘为ΔCD。

间距偏差及ΔCD是通过DPL工艺中的缺陷(例如两个光刻层之间的未对准、光刻工艺的焦点及曝光中的不均匀性、掩模图案误差等等)引发的示范性几何误差。间距偏差及ΔCD两者均引入大于预期的单元胞元。尽管特定描述间距偏差及ΔCD，但可预期其它多重图案化误差。