[发明专利]10T非易失性静态随机存取存储器

说明书

相关申请的交叉引用

本申请要求于2015年10月19日提交的美国申请第14/886,663号的优先权，该美国申请根据35 U.S.C.119(e)要求于2014年10月21日提交的美国临时专利申请序列号第62/066,770号的优先权权益，这两个美国申请通过引用被全部并入本文。

技术领域

本公开大体上涉及半导体存储器，并且更具体地涉及非易失性静态随机存取存储器(nvSRAM)及其操作方法，该非易失性静态随机存取存储器包括具有数量减少的晶体管的nvSRAM单元。

背景

计算机系统和便携式电子设备(诸如平板电脑和智能手机)需要大容量、高速的易失性和非易失性数据存储。当前类型的半导体存储器使用专门的易失性和非易失性技术的组合。一种类型的易失性存储器为静态随机存取存储器(SRAM)，其通常使用双稳态晶体管触发器或锁存电路来实现。词语“静态”表明只要保持施加电力则存储器保留其内容。“随机存取”意味着存储器中的位置可以以任意顺序被写入或被读取，无论最后被访问的存储器位置如何。SRAM提供的优势包括可靠性和存储的数据的快速读取和写入，但保留在SRAM单元中的数据是易失性的。电源的中断会导致SRAM单元中的数据丢失。

非易失性SRAM(nvSRAM)包括SRAM单元，该SRAM单元与两个或更多个的非易失性存储器晶体管耦合以在电力中断的情况下存储写入到SRAM单元的数据。非易失性存储器晶体管可以以不同的方式实现，例如使用硅氧化物氮化物氧化物硅(SONOS)晶体管或浮栅晶体管，其中所存储的电荷改变晶体管的阈值电压。

当前的nvSRAM电路的一个缺点是它们有限的密度和相对大的存储单元的大小，每个nvSRAM单元通常包括12个或更多个晶体管。

因此，需要克服传统NVL单元架构的不足的非易失性锁存器。

概述

提供了一种包括nvSRAM单元阵列的存储器及其操作方法。每个nvSRAM单元包括易失性电荷存储电路和非易失性电荷存储电路。易失性电荷存储电路可以包括交叉耦合静态随机存取存储器(SRAM)锁存器。非易失性电荷存储电路一般包括或由确切地一个非易失性存储器(NVM)元件、耦合至NVM元件的第一晶体管、耦合至NVM的第二晶体管以及第三晶体管组成，数据真值(data true)通过该第一晶体管被耦合至易失性电荷存储电路，数据补码(data complement)通过该第二晶体管被耦合至易失性电荷存储电路，NVM元件通过第三晶体管耦合至正电压电源线(VCCT)。

在一个实施方式中，第一晶体管耦合至NVM元件的第一节点，第二晶体管耦合至NVM元件的第二节点以及第三晶体管耦合第一节点和VCCT。还公开了其它实施方式。

在另一个实施方式中，非易失性电荷存储电路的第三晶体管耦合在VCCT和NVM元件的第一节点之间，第一晶体管和第二晶体管耦合至NVM元件的第二节点。

NVM元件可以包括或由确切地一个硅氧化物氮化物氧化物硅(SONOS)晶体管或确切地一个多晶硅浮栅晶体管组成。

附图简述

从以下的详细描述以及从附图和以下提供的所附权利要求中，本发明的实施方式将得到更完整的理解，其中：

图1是根据本公开的实施方式的非易失性静态随机存取存储器(nvSRAM)单元的示意图；

图2是根据本公开的另一个实施方式的nvSRAM单元的示意图；

图3是示出了根据本公开的用于存储操作的方法的实施方式的流程图；

图4是根据本公开的实施方式的用于描述与nvSRAM单元相关联的存储操作的时序图；

图5是根据本公开的实施方式的包括箝位电路和nvSRAM单元的非易失性静态随机存取存储器的一部分；

图6是根据本公开的另一个实施方式的包括箝位电路和nvSRAM单元的非易失性静态随机存取存储器的一部分；

图7是示出了根据本公开的用于召回操作的方法的实施方式的流程图；

图8是根据本公开的实施方式的包括处理元件和nvSRAM单元的阵列的半导体存储器的框图。

详细描述

本公开大体上针对半导体存储器，并且更具体地针对包括易失性电荷存储电路和非易失性电荷存储电路的存储器及其操作方法，该非易失性电荷存储电路包括或由确切地一个非易失性存储器(NVM)元件组成，操作方法对于每个召回操作将非反转数据从非易失性电荷存储电路召回。