[发明专利]10T非易失性静态随机存取存储器

权利要求书

1.一种存储器，包括：

非易失性静态随机存取存储器(nvSRAM)单元的阵列，每个非易失性静态随机存取存储器单元包括：

易失性电荷存储电路；

非易失性电荷存储电路，所述非易失性电荷存储电路包括一个非易失性存储器(NVM)元件、耦合至所述非易失性存储器元件的第一晶体管、耦合至所述非易失性存储器元件的第二晶体管以及第三晶体管，数据通过所述第一晶体管耦合至所述易失性电荷存储电路，所述数据的补码通过所述第二晶体管耦合至所述易失性电荷存储电路，所述非易失性存储器元件通过所述第三晶体管耦合至正电压电源线(VCCT)；以及

处理元件，所述处理元件向所述非易失性静态随机存取存储器单元中的每个发出控制信号以执行存储操作和召回操作，其中所述处理元件被配置为发出用于所述存储操作的控制信号，所述控制信号包括用于正常编程的控制信号，在所述正常编程中，所述第一晶体管被接通，所述第二晶体管保持断开，所述第三晶体管被断开，且多个程序脉冲被施加到所述非易失性存储器元件的栅极节点以减轻动态写禁止(DWI)的影响。

2.如权利要求1所述的存储器，其中，所述第一晶体管耦合至所述非易失性存储器元件的第一节点，所述第二晶体管耦合至所述非易失性存储器元件的第二节点，以及所述第三晶体管耦合在正电压电源线(VCCT)和所述非易失性存储器元件的所述第一节点之间。

3.如权利要求1所述的存储器，其中，所述第三晶体管耦合在正电压电源线(VCCT)和所述非易失性存储器元件的第一节点之间，且所述第一晶体管和所述第二晶体管耦合至所述非易失性存储器元件的第二节点。

4.如权利要求1所述的存储器，其中，所述易失性电荷存储电路包括交叉耦合静态随机存取存储器(SRAM)锁存器，所述交叉耦合静态随机存取存储器(SRAM)锁存器包括数据节点(dt)和数据补码节点(dc)，所述数据节点(dt)耦合至位线(BT)和所述第一晶体管，所述数据补码节点(dc)耦合至位线补码(BC)和所述第二晶体管。

5.如权利要求4所述的存储器，其中，所述非易失性存储器元件包括一个硅氧化物氮化物氧化物硅(SONOS)晶体管，或一个浮栅MOS场效应晶体管(FGMOS)。

6.如权利要求1所述的存储器，其中，所述处理元件被配置为发出控制信号，使得从所述非易失性电荷存储电路被召回到所述易失性电荷存储电路的数据对于每个召回操作是非反转的。

7.如权利要求1所述的存储器，其中，由所述处理元件发出的所述多个程序脉冲的每一个具有9.75V的峰值电压。

8.如权利要求1所述的存储器，其中，每个程序脉冲具有基本上等于程序脉冲之间的时间的脉冲宽度。

9.如权利要求7所述的存储器，其中，所述处理元件被配置为发出用于所述存储操作的控制信号，所述控制信号还包括用于在所述正常编程之前将所述非易失性存储器元件设置为编程状态的批量编程和将所述非易失性存储器元件设置为擦除状态的批量擦除的控制信号。

10.一种操作非易失性静态随机存取存储器(nvSRAM)单元的方法，所述单元包括易失性电荷存储电路和非易失性电荷存储电路，所述方法包括：

导通所述非易失性电荷存储电路中的第一晶体管，所述第一晶体管耦合在所述非易失性电荷存储电路中的非易失性存储器(NVM)元件和所述易失性电荷存储电路中的数据节点(dt)之间；

保持所述非易失性电荷存储电路中的第二晶体管断开并且断开所述非易失性电荷存储电路中的第三晶体管，所述第二晶体管耦合在所述非易失性存储器元件和所述易失性电荷存储电路中的数据补码节点(dc)之间，且所述第三晶体管耦合在所述非易失性存储器元件和正电压电源线(VCCT)之间；以及

将多个程序脉冲施加至所述非易失性存储器元件的栅极节点以将来自所述易失性电荷存储电路的数据存储到所述非易失性电荷存储电路，同时减轻来自所述数据节点的动态写禁止(DWI)，

其中所述非易失性电荷存储电路包括一个非易失性存储器元件。

11.如权利要求10所述的方法，其中，所述多个程序脉冲包括为9.75V的峰值电压。

12.如权利要求10所述的方法，其中，每个程序脉冲具有基本上等于程序脉冲之间的时间的脉冲宽度。