[发明专利]FPGA的配置存储器上电初始化的电路和方法

说明书

本发明涉及一种FPGA的配置存储器上电初始化的电路和方法，该电路包括：译码电路、驱动电路和配置存储器，当第1次写0时，译码电路打开配置存储器中的一个地址对应的一个字线，驱动电路将一个字线的内容写为0；当第i次写0时，译码电路打开配置存储器中的至少一个地址对应的至少一个字线，驱动电路将至少一个字线中每个字线的内容写为0，至少一个地址的数量小于或等于前i‑1次已完成写0的地址的总和，i取大于或者等于2的正整数，从而使得配置存储器上电初始化过程中的写0操作更加容易，并且能够极大的缩短初始化的周期。

技术领域

本发明涉及微电子领域中的集成电路设计技术领域，尤其涉及一种FPGA的配置存储器上电初始化的电路和方法。

背景技术

现场可编程门阵列(Field-Programmable Gate Array，FPGA)在上电后，需要对所有的配置存储器进行初始化，即所有配置存储器需要清零。一般的方法是，把所有地址的内容都写0即可。通常会按地址顺序依次将地址的内容写0，且在一个时钟周期内只能对一个地址的内容写0，那么有多少个地址，配置存储器上电初始化的过程就需要多少个时钟周期。如果地址很长时，会使配置存储器上电初始化的周期较长。

为了缩短配置存储器上电初始化的周期，可以在一个时钟周期内同时对多个地址的内容写0。但是当在一个时钟周期内同时对多个地址的内容写0时，会出现写电路驱动不够的问题。此时，如果单纯的加大驱动，则地址越大时需要的驱动MOS管尺寸也会非常大。另外，驱动不够时可能还会导致位线翻转，会使得写0操作更加困难。

发明内容

本发明的目的是在不加大驱动的情况下，使得配置存储器上电初始化过程中的写0操作更加容易，并且能够极大的缩短初始化的周期。

为实现上述目的，本发明提供了一种FPGA的配置存储器上电初始化的电路和方法。

第一方面，本发明实施例提供一种FPGA的配置存储器上电初始化的电路，所述电路包括：译码电路、驱动电路和配置存储器，其中，

当第1次写0时，所述译码电路打开所述配置存储器中的一个地址对应的一个字线，所述驱动电路将所述一个字线的内容写为0；

当第i次写0时，所述译码电路打开所述配置存储器中的至少一个地址对应的至少一个字线，所述驱动电路将所述至少一个字线中每个字线的内容写为0，所述至少一个地址的数量小于或等于前i-1次已完成写0的地址的总和，其中，i取大于或者等于2的正整数。

优选地，所述译码电路包括多个译码器和延时电路，其中，

所述延时电路，用于对输入所述多个译码器中的部分译码器的地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

所述多个译码器，用于根据所述延时后的第一控制信号和未经延时的第二控制信号，打开所述配置存储器中第j次写0的地址对应的字线，其中，j取1或i。

进一步优选地，所述多个译码器包括第一译码器、第二译码器和第三译码器，所述延时电路包括两个第一延时电路和两个第二延时电路，其中，

所述两个第一延时电路分别用于对输入所述第一译码器前和输入所述第一译码器后的地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

所述两个第二延时电路分别用于对输入所述第二译码器前和输入所述第二译码器后的地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

当所述第一译码器和所述第二译码器输出的延时后的第一控制信号和所述第三译码器输出的未经延时的第二控制信号，处于第一升降沿和/或第一电平时，所述多个译码器打开所述配置存储器中第j次写0的地址对应的字线。

进一步优选地，所述延时电路为反相器链电路。