[发明专利]FPGA的配置存储器上电初始化的电路和方法

权利要求书

1.一种FPGA的配置存储器上电初始化的电路，其特征在于，所述电路包括：译码电路、驱动电路和配置存储器，其中，

所述译码电路包括多个译码器和延时电路，其中，所述延时电路，用于对输入所述多个译码器中的部分译码器的第一地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；所述多个译码器，用于根据所述延时后的第一控制信号和第二地址信号对应的未经延时的第二控制信号，打开所述配置存储器中第j次写0的地址对应的字线，其中，j取1或i；

当第1次写0时，所述译码电路打开所述配置存储器中的一个地址对应的一个字线，所述驱动电路将所述一个字线的内容写为0；

当第i次写0时，所述译码电路打开所述配置存储器中的至少一个地址对应的至少一个字线，所述驱动电路将所述至少一个字线中每个字线的内容写为0，所述至少一个地址的数量小于或等于前i-1次已完成写0的地址的总和，其中，i取大于或者等于2的正整数。

2.根据权利要求1所述的电路，其特征在于，所述多个译码器包括第一译码器、第二译码器和第三译码器，所述延时电路包括两个第一延时电路和两个第二延时电路，其中，

所述两个第一延时电路分别用于对输入所述第一译码器前和输入所述第一译码器后的第一地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

所述两个第二延时电路分别用于对输入所述第二译码器前和输入所述第二译码器后的第一地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

当所述第一延时电路和所述第二延时电路输出的延时后的第一控制信号和所述第三译码器输出的第二地址信号对应的未经延时的第二控制信号，处于第一升降沿和/或第一电平时，所述多个译码器打开所述配置存储器中第j次写0的地址对应的字线。

3.根据权利要求1所述的电路，其特征在于，所述延时电路为反相器链电路。

4.根据权利要求1至3中任一项所述的电路，其特征在于，所述译码电路打开相邻两次写0的地址对应的字线的时间间隔为执行并完成上一次写0操作的时间。

5.一种FPGA的配置存储器上电初始化的方法，其特征在于，包括：

对第一地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号；

根据所述延时后的第一控制信号和第二地址信号对应的未经延时的第二控制信号，打开所述配置存储器中第j次写0的地址对应的字线，其中，j取1或i；

当第1次写0时，打开配置存储器中的一个地址对应的一个字线，并将所述一个字线的内容写为0；

当第i次写0时，打开所述配置存储器中的至少一个地址对应的至少一个字线，并将所述至少一个字线中每个字线的内容写为0，所述至少一个地址的数量小于或等于前i-1次已完成写0的地址的总和，其中，i取大于或者等于2的正整数。

6.根据权利要求5所述的方法，其特征在于，所述根据所述延时后的第一控制信号和第二地址信号对应的未经延时的第二控制信号，打开所述配置存储器中第j次写0的地址对应的字线，包括：

当所述延时后的第一控制信号和所述未经延时的第二控制信号，处于第一升降沿和/或第一电平时，打开所述配置存储器中第j次写0的地址对应的字线。

7.根据权利要求5所述的方法，其特征在于，通过反相器链电路对第一地址信号对应的第一控制信号进行延时，输出延时后的第一控制信号。

8.根据权利要求5至7中任一项所述的方法，其特征在于，打开相邻两次写0的地址对应的字线的时间间隔为执行并完成上一次写0操作的时间。