[实用新型]基于FPGA的LVDS数字视频传输接口装置

说明书

技术领域

本实用新型涉及数字视频传输技术领域，尤其涉及一种基于FPGA(Field－ProgrammableGateArray，现场可编程门阵列)的LVDS(Low-VoltageDifferentialSignaling，低电压差分信号)数字视频传输接口装置。

背景技术

数字视频接口被广泛应用在有图像处理功能的FPGA芯片内，通过数字视频接口可以将捕捉、处理后的视频、图像信号输出至计算机，为计算机保存原始图像、进行算法仿真、以及进行试验记录等后续工作提供便利。同时，数字视频转常用接口(如USB、网口等)装置进一步加速了数字视频接口的普及。

传统的数字视频传输方法在速度、噪声、功耗、成本等方面存在很大的局限性，而LVDS信号具有高速、低成本的特性，将该LVDS信号应用到数字视频传输系统中，通过合理的方案设计便能使系统满足图像数据实时、稳定、高速传输的要求。LVDS技术核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，进行远距离信号传输。该技术是种低摆幅的通用I/O标准，其低摆幅和低电流驱动输出具有低功耗、低噪声、低误码率、低串扰和低辐射等特点，可以满足数据高速传输的要求。

目前，数字视频发送和接收功能主要是由各种ChannelLink收发芯片以及CameraLink数字视频接口来完成的。其中ChannelLink收发芯片将CMOS/TTL电平信号转换成LVDS信号，再进行数据传输。常用的ChannelLink收发芯片型号包括：DS90CR281/DS90CR282，DS90CR283/DS90CR284，DS90CR285/DS90CR286(A)，DS90CR287/DS90CR288(A)等。

CameraLink信号包括视频、相机控制、串行通信三个部分，其中视频部分是CameraLink信号的核心，主要包括以下5对LVDS信号：4对数据和1对锁相环时钟。CameraLink的视频部分发送端将28位的数据信号，按7:1的比例转换成4对差分信号，1个时钟信号转换成1对差分信号，接收端则将5对差分信号转换成28位数据信号和1个时钟信号。

使用ChannelLink收发芯片需要考虑CMOS/TTL电平信号和LVDS数据的时序线序匹配问题，在FPGA芯片发送或接收CMOS/TTL数据信号时就应根据ChannelLink收发芯片的时序要求对所要传输的并行数字信号进行编码和解码，并对相应信号进行延时处理；同时，ChannelLink收发芯片需要占用一定的FPGA板上面积，增加了使用成本，降低了板卡的灵活性和通用性。

实用新型内容

本实用新型要解决的技术问题是，提供一种基于FPGA的LVDS数字视频传输接口装置，利用FPGA片内资源实现CameraLink数字视频的发送和接收。

本实用新型采用的技术方案是，所述基于FPGA的LVDS数字视频发送接口装置，包括：第一数字视频预处理模块、第一LVDS视频发送模块和第一LVDS标准I/O模块，其中，

所述第一数字视频预处理模块对并行视频数据信号进行延迟和线序匹配处理以得到符合CameraLink标准时序要求的并行数据信号，并将所述并行数据信号及相应的时钟信号发送给所述第一LVDS视频发送模块；

所述第一LVDS视频发送模块对所述并行数据信号进行并串转换得到串行数据信号，并将所述时钟信号和所述串行数据信号发送给所述第一LVDS标准I/O模块；

所述第一LVDS标准I/O模块连接LVDS差分线缆，用于将所述时钟信号和所述串行数据信号传输出去。

进一步的，所述第一LVDS视频发送模块调用II软件中Plug-InManager管理器提供的串行器IP核altlvds_tx来完成数据的并串转换。

进一步的，所述并行数据信号为28位并行数据信号，所述时钟信号为1位时钟信号；所述串行数据信号为4路LVDS数据信号；

所述第一LVDS标准I/O模块连接5路LVDS差分线缆，其中，4路LVDS差分线用于传输4路LVDS数据信号，剩下的1路LVDS差分线用于传输1位时钟信号。

本实用新型还提供一种基于FPGA的LVDS数字视频接收接口装置，包括：第二LVDS标准I/O模块、第二LVDS视频接收模块和第二数字视频预处理模块，其中，

所述第二LVDS标准I/O模块连接LVDS差分线缆，用于接收符合CameraLink标准时序要求的串行LVDS数据信号和相应的时钟信号；