[实用新型]基于FPGA的LVDS数字视频传输接口装置

权利要求书

1.一种基于现场可编程门阵列FPGA的低电压差分信号LVDS数字视频发送接口装置，其特征在于，包括：第一数字视频预处理模块、第一LVDS视频发送模块和第一LVDS标准I/O模块，其中，

所述第一数字视频预处理模块对并行视频数据信号进行延迟和线序匹配处理以得到符合CameraLink标准时序要求的并行数据信号，并将所述并行数据信号及相应的时钟信号发送给所述第一LVDS视频发送模块；

所述第一LVDS视频发送模块对所述并行数据信号进行并串转换得到串行数据信号，并将所述时钟信号和所述串行数据信号发送给所述第一LVDS标准I/O模块；

所述第一LVDS标准I/O模块连接LVDS差分线缆，用于将所述时钟信号和所述串行数据信号传输出去。

2.根据权利要求1所述的基于FPGA的LVDS数字视频发送接口装置，其特征在于，所述第一LVDS视频发送模块调用软件中Plug-InManager管理器提供的串行器IP核altlvds_tx来完成数据的并串转换。

3.根据权利要求1或2所述的基于FPGA的LVDS数字视频发送接口装置，其特征在于，所述并行数据信号为28位并行数据信号，所述时钟信号为1位时钟信号；所述串行数据信号为4路LVDS数据信号；

所述第一LVDS标准I/O模块连接5路LVDS差分线缆，其中，4路LVDS差分线用于传输4路LVDS数据信号，剩下的1路LVDS差分线用于传输1位时钟信号。

4.一种基于FPGA的LVDS数字视频接收接口装置，其特征在于，包括：第二LVDS标准I/O模块、第二LVDS视频接收模块和第二数字视频预处理模块，其中，

所述第二LVDS标准I/O模块连接LVDS差分线缆，用于接收符合CameraLink标准时序要求的串行LVDS数据信号和相应的时钟信号；

所述第二LVDS视频接收模块对所述LVDS数据信号进行串并转换得到并行数据信号，并将所述时钟信号和所述并行数据信号发送给所述第二数字视频预处理模块；

所述第二数字视频预处理模块对并行数据信号进行延迟和线序匹配处理以得到符合FPGA芯片上其他数字视频处理模块的时序要求的并行数据信号。

5.根据权利要求4所述的基于FPGA的LVDS数字视频接收接口装置，其特征在于，所述第二LVDS视频接收模块调用软件中Plug-InManager管理器提供的解串器IP核altlvds_rx来完成数据的串并转换。

6.根据权利要求4或5所述的基于FPGA的LVDS数字视频接收接口装置，其特征在于，所述LVDS数据信号为4路LVDS数据信号；所述时钟信号为1位时钟信号；

所述第二LVDS标准I/O模块连接5路LVDS差分线缆，其中，4路LVDS差分线用于接收4路LVDS数据信号，剩下的1路LVDS差分线用于接收1位时钟信号；

所述并行数据信号为28位并行数据信号。

7.一种基于FPGA的LVDS数字视频传输接口装置，其特征在于，包括：如权利要求1～3中任一项所述的LVDS数字视频发送接口装置，和/或，如权利要求4～6中任一项所述的LVDS数字视频接收接口装置。