[实用新型]一体式晶体掩膜

说明书

技术领域

本实用新型属于掩膜技术领域，具体涉及一种一体式晶体掩膜。

背景技术

石英晶体振荡器芯片三维结构加工成形后，需要对其芯片结构进 行电极镀膜工艺，特别是侧面电极镀膜工艺的精度，会直接影响到晶 体振荡器的性能。晶体振荡器芯片的三维结构电极成形工艺通常采用 金属掩膜遮蔽电子束蒸镀的方式实现，但是本实用新型的发明人经过 研究发现，由于受限金属掩膜加工尺寸的精度(约为几十个微米)影 响，因而电极图形的制作精度不高，且容易造成电极短路或者电极不 对称，进而导致晶体振荡器的相关参数偏低，不合格率上升。

实用新型内容

针对现有技术存在的由于受限金属掩膜加工尺寸的精度影响，因 而电极图形的制作精度不高，且容易造成电极短路或者电极不对称， 进而导致晶体振荡器的相关参数偏低，不合格率上升的技术问题，本 实用新型提供一种新的采用晶体掩膜方式的一体式晶体掩膜。

为了实现上述目的，本实用新型采用如下技术方案：

一种一体式晶体掩膜，包括位于基片上的石英晶体振荡器芯片结 构，以及与所述石英晶体振荡器芯片结构同基片，且与所述石英晶体 振荡器芯片结构同时制作成形的晶体掩膜。

进一步，所述基片上还设有用于与其他配套夹具进行对准定位的 对准定位孔。

进一步，所述晶体掩膜和石英晶体振荡器芯片结构通过腐蚀工艺 同时制作成形。

进一步，所述一体式晶体掩膜的尺寸制作精度为2-3微米。

本实用新型公开的一体式晶体掩膜，实现了振荡器芯片的一体化 镀膜，即在对振荡器芯片进行侧面电极镀膜时，可直接利用同一基片 上的晶体掩膜，对振荡器芯片进行三维电极镀膜工艺，这种一体式晶 体掩膜工艺，提高了振荡器芯片的电极成形精度，降低了振荡器芯片 电极成形精度对晶体振荡器性能的影响。同时，在石英基片上设置有 用于与其他配套夹具进行快速对准定位的对准定位孔，由此可以在装 配工序中省略调节对准的时间，只需要对准装配上紧夹具即可，每个 基片的平均装配时间从现在的约20分钟降低到3分钟以内，大幅度 提升装配精度和生产效率，降低振荡器芯片电极成形精度对晶体振荡 器性能的影响。另外，一体式晶体掩膜的尺寸制作精度为2-3微米， 因此可将振荡器芯片短路的比例大幅度降低。

附图说明

图1是本实用新型提供的一体式晶体掩膜结构示意图。

图中，11、石英晶体振荡器芯片结构；12、晶体掩膜。

具体实施方式

为了使本实用新型实现的技术手段、创作特征、达成目的与功效 易于明白了解，下面结合具体图示，进一步阐述本实用新型。

在本实用新型的描述中，需要理解的是，术语“纵向”、“径向”、“长 度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水 平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示 的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不 是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位 构造和操作，因此不能理解为对本实用新型的限制。

请参考图1所示，本实用新型公开一种一体式晶体掩膜，包括位 于基片如石英基片上的石英晶体振荡器芯片结构11，以及与所述石 英晶体振荡器芯片结构11同基片，且与所述石英晶体振荡器芯片结 构11同时制作成形的晶体掩膜12。

本实用新型公开的一体式晶体掩膜，实现了振荡器芯片的一体化 镀膜，即在对振荡器芯片进行侧面电极镀膜时，可直接利用同一基片 上的晶体掩膜，对振荡器芯片进行三维电极镀膜工艺，这种一体式晶 体掩膜工艺，提高了振荡器芯片的电极成形精度，降低了振荡器芯片 电极成形精度对晶体振荡器性能的影响。

作为优选实施例，所述基片上还设有用于与其他配套夹具进行对 准定位的对准定位孔(图中未示)，以用于与其他配套夹具进行快速 对准定位，由此可以在装配工序中省略调节对准的时间，只需要对准 装配上紧夹具即可，每个基片的平均装配时间从现在的约20分钟降 低到3分钟以内，大幅度提升装配精度和生产效率，降低振荡器芯片 电极成形精度对晶体振荡器性能的影响。