[实用新型]集成电路

说明书

技术领域

本实用新型涉及集成电路，并且更具体地涉及从绝缘体上硅 (SOI)并且更具体地从完全耗尽绝缘体上硅(FDSOI)型衬底制造 能够保持高电压(例如2至5伏特或者更多)的晶体管，其中这些示 例不是限制性的。

背景技术

绝缘体上硅型的衬底包括位于掩埋绝缘层(通常由首字母缩略词 “BOX”(用于掩埋氧化物)指定)上的例如由硅或硅合金(例如， 硅锗合金)制成的半导体膜，BOX自己在载体衬底(例如，半导体 阱)上。

在完全耗尽SOI(FDSOI)技术中，半导体膜被完全耗尽，即， 它由本征半导体组成。其厚度通常约若干纳米，例如7纳米。此外， 掩埋绝缘层本身通常具有约二十纳米的小的厚度。

由于半导体膜的小的厚度，晶体管的源极和漏极区域包括相对于 半导体膜抬升的部分，以便确保在这些区域与晶体管的沟道区域之间 的充足的电连接。

通常通过外延获得这类抬升源极和漏极区域(本领域中通常由首 字母缩略词“RSD”指定：用于抬升源极和漏极)。

此外，制造通常能够承受约多个伏特的高电压的晶体管，诸如例 如延伸漏极MOS晶体管(本领域中已知为首字母缩略词“DRift MOS”)，需要形成厚的栅极氧化物。

然而，由于半导体膜的小的厚度，这证明，在SOI上并且特别是 在FDSOI型衬底上进行实现是复杂的。

具体地，半导体膜将在制造这些厚氧化物期间被部分地消耗。此 外，因为需要维持半导体膜的初始厚度(例如，7纳米)，那么需要 以较厚的半导体膜开始，由于半导体膜的预期消耗，该半导体膜的厚 度必须被调整以获得精细的所述初始厚度。

实用新型内容

根据一种实施方式，提出从绝缘体上硅型的衬底制造具有厚栅极 氧化物的晶体管而不增加半导体膜的初始厚度。

此外，就这点而言，有利地提出了使用绝缘体上硅型的衬底的掩 埋绝缘层(BOX)的至少一部分来形成晶体管的栅极电介质区域的至 少一部分，例如MOS晶体管或者甚至具有双栅极(浮置栅极和控制 栅极)的晶体管，诸如合并在FLASH和EEPROM型存储器单元中的 晶体管的类型。

根据一个方面，提供了一种集成电路，包括：第一区，包括绝缘 体上硅型的衬底，所述绝缘体上硅型的衬底包括在掩埋绝缘层上的半 导体膜，所述掩埋绝缘层在载体衬底上；第二区，包括所述载体衬底 和所述掩埋绝缘层但是不存在所述半导体膜；第一晶体管，在所述第 二区中，包括置于所述载体衬底上并且由所述掩埋绝缘层的一部分形 成的第一栅极电介质区域。

可选地，进一步包括在所述第一区中的第二晶体管，所述第二晶 体管包括置于所述半导体膜上的第二栅极电介质区域，所述第二栅极 电介质区域比所述第一栅极电介质区域更薄。

可选地，所述掩埋绝缘层的所述一部分的厚度比所述绝缘体上硅 型的衬底的所述掩埋绝缘层的厚度更薄。

可选地，所述第二栅极电介质区域由至少一层第一电介质材料形 成，并且其中所述第一晶体管进一步包括位于所述掩埋绝缘层的所述 一部分上的所述至少一层第一电介质。

可选地，所述第一电介质材料是高相对介电常数的材料。

可选地，进一步包括：在所述第二区中，具有置于所述载体衬底 上并且由所述掩埋绝缘层的另一部分形成的第二栅极电介质区域的 第二晶体管，用于所述第一晶体管的所述掩埋绝缘层的所述一部分和 用于所述第二晶体管的所述掩埋绝缘层的所述另一部分具有不同的 厚度。

可选地，位于所述第二区中的所述第一晶体管是双栅极晶体管， 包括：通过所述掩埋绝缘层的所述一部分与所述载体衬底分离的浮置 栅极第一区域；以及通过栅极电介质区域与所述浮置栅极第一区域分 离的控制栅极第二区域。

根据本公开的另一方面，提供一种集成电路，包括：绝缘体上硅 型的衬底，包括在掩埋绝缘层上的半导体膜，所述掩埋绝缘层在载体 衬底上；所述衬底的第一区域，包括用于第一晶体管栅极绝缘层的在 所述衬底的第一区域中的电介质层，所述电介质层置于所述半导体膜 的顶上；所述衬底的第二区域，缺少所述半导体膜并且包括用于第二 晶体管栅极绝缘层的所述掩埋绝缘层的一部分，所述掩埋绝缘层的所 述一部分置于所述载体衬底的顶上；用于第一晶体管的第一栅极电 极，在所述第一晶体管栅极绝缘层之上；以及用于第二晶体管的第二 栅极电极，在所述第二晶体管栅极绝缘层之上。