[实用新型]一种电子式互感器合并单元的时间同步装置

说明书

技术领域

本实用新型属于输变电技术领域，特别涉及一种电子式互感器合并单元的时 间同步装置。

背景技术

随着智能电网和智能变电站的发展，数字化变电站中各级设备对同步时钟 的精度和稳定性要求越来越高。其中合并单元作为数字化变电站间隔层、站控层 设备的数据来源，同步的准确性显得更为重要，同步误差要求控制在1us以内。

目前国网要求的合并单元在同步对时方面应能接收秒脉冲(1PPS)、IRIG-B 码或者IEEE1588协议对时信号，并且要求合并单元在正常情况下采样的同步误 差应不大于±1us。在外部同步信号消失后，至少能在10min内继续满足4us同步 精度要求。但是秒脉冲对时和IRIG-B码对时可靠性较差，对时精度不足，难以达 到国网的要求。IEEEE1588作为一种网络对时协议，其主要优点是采用采用硬件 打时间戳，同步精度高；特别适合于以太网；不需要单独的硬接线，降低了成本 具有较强的故障容错能力；可减少对GPS的依赖，实现亚微秒级的同步精度，能 使数字化变电站实现网络化时钟同步。

发明内容

本实用新型所要解决的问题是提供一种电子式互感器合并单元的时间同步 装置。

为了实现上述目的，本实用新型采用如下技术方案：

一种电子式互感器合并单元的时间同步装置，其特征在于，包括CPU、以 太网收发器(PHY)和现场可编程门阵列(FPGA)芯片，所述的CPU包含以太 网MAC控制器模块和PTP协议模块，所述的以太网收发器(PHY)连接CPU 的以太网MAC控制器模块，所述现场可编程门阵列(FPGA)芯片通过CPU总 线与CPU连接。

优选地，所述的所述CPU型号为PowerPC处理器MPC8313或MPC8313E。

优选地，所述的以太网收发器为BCM5241。

优选地，所述的现场可编程门阵列芯片为EP2C8T144C8。

优选地，所述的CPU选用HY5PS561621BFP-25为SDRAM作为程序的运 行区域，选用S29GL064N90TFI03作为其NORFlash，用于存储程序代码，并选 用K9F5608UOD作为其NANDFlash，用于数据的存储。

优选地，所述的以太网收发器通过MII接口连接CPU的以太网MAC控制 器模块。

与现有技术相比，本实用新型的有益效果是：

本实用新型采用FPGA和MPC8313(E)双处理器为核心的硬件系统，利 用FPGA来完成对多路电子式互感器的数据采集和传输。MPC8313则作为主 CPU，不仅完成了对采集数据的复杂处理，而且实现了PTP协议，使得时间同 步精度达到亚微秒级。

附图说明

图1为电子式互感器合并单元的时间同步装置结构示意图。

具体实施方式

下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明 本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之 后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本 申请所附权利要求书所限定的范围。

实施例1

如图1所示，为电子式互感器合并单元的时间同步装置结构示意图，所述的 电子式互感器合并单元的时间同步装置包括CPU、以太网收发器(PHY)和现 场可编程门阵列(FPGA)芯片，所述的所述CPU型号为PowerPC处理器 MPC8313。所述的以太网收发器为BCM5241。所述的现场可编程门阵列芯片为 EP2C8T144C8。所述的CPU选用HY5PS561621BFP-25为SDRAM作为程序的 运行区域，选用S29GL064N90TFI03作为其NORFlash，用于存储程序代码，并 选用K9F5608UOD作为其NANDFlash，用于数据的存储。

EP2C8T144C8为Altera公司的CycloneII系列可编程门阵列，接收CPU的 IEEE1588秒脉冲，完成12个电子式互感器的同步采样，将12路光纤输入接口 的数据采集到FPGA芯片中。MPC8313为飞思卡尔公司生产的一款PowerPC处 理器，辅以SDRAM、NORFLASH、NANDFLASH等外围电路，对采集到的数 据进行处理，并通过光纤以太网接口完成报文的发送和接收。