[实用新型]减小芯片输入端口所需建立保持时间的电路

说明书

技术领域

本实用新型涉及半导体芯片设计领域，具体涉及一种减小芯片输入端口 所需建立保持时间的电路。

背景技术

计算机以及各种电子设备广泛的应用于现代生活的各个方面，对半导体 芯片需求越来越大。人们对速度要求越来越快，芯片时钟就越来越小，而系 统给与芯片输入端口的建立和保持时间越来越小。这就需要设计出更小建立 和保持时间的芯片。

如图1所示，建立时间(setuptime)是指在芯片时钟信号上升沿到来以 前，输入信号稳定不变的时间，如果建立时间不够，输入信号将不能在这个 时钟被芯片正确接收；

保持时间(holdtime)是指在芯片时钟信号上升沿到来以后，输入信号 稳定不变的时间，如果保持时间不够，输入信号同样不能在这个时钟被芯片 正确接收。

如图2所示，现代高速芯片时钟信号通常都是差分信号(vclk/vclk_n), 而需要采样的输入信号都为单端信号(通常与某基准电位vref比较判断高 低)。这样使得基准电位vref发生抖动会导致输入信号延迟发生变化，从而导 致芯片需要的建立保持时间发生变化。如图3所示，包括差分接收器、单端 接收器、时钟开关电路、可变延迟单元以及采样电路，单端接收器和可变延 迟位于信号路径，差分接收器和时钟开关电路位于时钟路径。差分接收器的 输入端接收差分信号(vclk/vclk_n)，输出时钟信号clk_i进入时钟开关电路 输出内部采样时钟clk_latch，采样电路在内部采样时钟clk_latch的触发下对 输入信号进行采样。差分时钟信号和单端输入信号需要不同片内接收器，再 加上芯片工作温度、制造工业以及工作电压等等都会影响芯片的建立时间和 保持时间。可变延迟单元是在产品设计或者生产阶段调好的，无法根据应用 自动调节。

发明内容

为了解决现有的芯片的建立时间和保持时间易受到影响的技术问题，本 实用新型提供一种减小芯片输入端口所需建立保持时间的电路。

本实用新型的技术解决方案：

一种减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单 端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收 器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依 次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连 接，其特殊制之处在于：还包括正向时钟冗余单元、反向时钟冗余单元和判 断电路，

所述正向时钟冗余单元用于对正向时钟信号vclk进行接收并经过延迟调 整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给 判断电路；

所述反向时钟冗余单元用于对反向时钟信号vclk_n进行接收并经过延迟 调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果 clk_n_sig_o给判断电路；

所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o 同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗 余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果 clk_n_sig_o发生翻转。

上述正向时钟冗余单元包括依次连接的正向时钟单端接收器、正向时钟 可变延迟单元和正向时钟采样电路，所述正向时钟单端接收器的输入端接收 正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路， 所述时钟开关电路的输出端与正向时钟采样电路连接。

上述反向时钟冗余单元包括依次连接的反向时钟单端接收器、反向时钟 可变延迟单元和反向时钟采样电路，所述反向时钟单端接收器的输入端接收 反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电 路；所述时钟开关电路的输出端与反向时钟采样电路连接。

一种减小芯片输入端口所需建立保持时间的电路，其特殊之处在于：包 括差分接收器、单端接收器、时钟开关电路、输入信号采样电路、时钟可变 延迟单元、正向时钟冗余单元、反向时钟冗余单元和判断电路，

单端接收器和输入信号采样电路依次连接且位于信号路径上，差分接收 器、时钟可变延迟单元和时钟开关电路依次连接且位于时钟路径，所述时钟 开关电路的输出端与输入信号采样电路连接，