[实用新型]一种采用低分辨率DAC电容阵列的SAR ADC

说明书

技术领域

本实用新型属于模数转换集成电路领域，尤其涉及一种采用低分辨率DAC电容阵列的SARADC。

背景技术

由于高质量多媒体以及高速通信的需求在增长，数模转换器（ADC）的设计正在朝着高精度，高采样率以及低功耗的方面发展。其中，低功耗的设计对于便携式设备尤为重要。IEEE802.11标准也正向着更高带宽，更大的信噪比（SNR）需求制定。随着先进的CMOS工艺的出现（65nm，40nm，28nm等等），低功耗高性能的模数转换器（ADC）具有了可实现性。

由于采样与保持依赖于高性能的运算放大器，随着CMOS工艺晶体管的沟道长度越来越小，流水线型模数转换器（PipelinedADC）越来越不适合于低功耗模数转换器（ADC）的设计。虽然，有一些技术用于克服传统大功耗运算放大器的使用，但是附加的校准算法增加了电路设计的复杂度以及消耗了较大的芯片面积。另外一面，与逐次逼近型（SAR）模数转换器相比较，经过优化的流水线型模数转换器的功耗依然较大。

逐次逼近型模数转换器（SARADC）是一种公认的低功耗的ADC结构。之前的一些有关文献表明，SARADC的功耗主要分布于数模转换（DAC）阵列。可是，随着数模转换（DAC）电容阵列的尺寸越来越小，数字逻辑电路的动态功耗开始突显出来。基于SARADC是有可能实现高采样率高精度的。可是，当前的高分辨率（>10bit）的SARADC正在接近于200MS/s（基于CMOS65nm或者40nm）的速度极限。为了取得更高采样率的SARADC，控制逻辑必须被优化以缩短比较器的输出到数模阵列（DACArray）的时延。

如果使用传统1比特/周期SARADC结构，很难设计更高速的高分辨率ADC，因为，对于一个N比特的SARADC来说，需要N个比较周期。因此，本实用新型基于多比特/周期SARADC结构。与传统的多比特/周期SARADC结构不同的是，本实用新型避免使用多个高分辨率的电容数模阵列。对于之前关于2比特/周期的SARADC的设计，梯型电阻被用于数模阵列的设计。或者，使用多个高精度的电容型数模阵列，这使得2比特/周期的SARADC的整个数模转换阵列的总尺寸是传统SARADC结构的3倍，这样的设计减小了输入信号带宽以及增大了系统功耗，如图1所示。使用分裂型电容数模阵列可以减小电容阵列以及开关电容的功耗，可是，这提高了电容阵列的匹配要求以及电路版图的复杂性。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供一种权衡带宽和分辨率的采用低分辨率DAC电容阵列的SARADC，对于高精度的SARADC的设计可以避免大尺寸的DAC阵列的使用，使得电容DAC阵列只需要满足热噪声的抑制需求：具体地，采用低分辨率的DAC以及在相邻的两个前置放大器之间各内插比较器的方式实现高采样率、高分辨率的SARADC，并且采用低分辨率的DAC避免增大了电容模数阵列，通过内插的形式与现有技术相比减少了一个DAC，因此大大减小了系统整体功耗和芯片面积。

本实用新型的目的是通过以下技术方案来实现的：一种采用低分辨率DAC电容阵列的SARADC，包括三个前置放大器、三个比较器和SAR控制逻辑电路，它还包括两个DAC阵列、两个比较器；其中，第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端分别与第一比较器和第二比较器连接，第二前置放大器的输出端分别与第二比较器、第三比较器和第四比较器连接，第三前置放大器的输出端分别与第四比较器和第五比较器连接，第一比较器、第二比较器、第三比较器、第四比较器和第五比较器的输出端与SAR控制逻辑电路连接，SAR控制逻辑电路的DAC控制端分别与第一DAC阵列和第二DAC阵列连接，SAR控制逻辑电路的比较器输出端分别与第一比较器、第二比较器、第三比较器、第四比较器和第五比较器连接，SAR控制逻辑电路的数据输出端输出数据。