[实用新型]一种采用低分辨率DAC电容阵列的SAR ADC

权利要求书

1.一种采用低分辨率DAC电容阵列的SARADC，包括三个前置放大器、三个比较器和SAR控制逻辑电路，其特征在于：它还包括两个DAC阵列、两个比较器；其中，第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端分别与第一比较器和第二比较器连接，第二前置放大器的输出端分别与第二比较器、第三比较器和第四比较器连接，第三前置放大器的输出端分别与第四比较器和第五比较器连接，第一比较器、第二比较器、第三比较器、第四比较器和第五比较器的输出端与SAR控制逻辑电路连接，SAR控制逻辑电路的DAC控制端分别与第一DAC阵列和第二DAC阵列连接，SAR控制逻辑电路的比较器输出端分别与第一比较器、第二比较器、第三比较器、第四比较器和第五比较器连接，SAR控制逻辑电路的数据输出端输出数据。

2.根据权利要求1所述的一种采用低分辨率DAC电容阵列的SARADC，其特征在于：还包括一个用于异步逻辑控制的外围电路，所述的外围电路是一个带有使能信号的振荡环路；所述的外围电路包括时钟缓存器、与非门电路、移位寄存器、输出寄存器和准备信号发生器，所述的移位寄存器是基于状态机的移位寄存器；时钟缓冲器的输入端接收使能信号clk_ext，时钟缓冲器的第一输出端输出使能信号clk_i至与非门电路的其中一个输入端，时钟缓冲器的第二输出端与移位寄存器的时钟信号输入端连接，与非门电路的输出端输出触发信号clk_c至比较器，比较器的输出端分别与准备信号发生器、SAR控制逻辑电路和输出寄存器连接，准备信号发生器的第一输出端输出准备信号rd至与非门电路的另外一个输入端，准备信号发生器的第二输出端输出复位信号clk_s至移位寄存器，准备信号发生器的第三输出端与SAR控制逻辑电路连接，移位寄存器的第一输出端输出状态信号S1~S5至SAR控制逻辑电路，移位寄存器的第二输出端和第三输出端还分别与输出寄存器和准备信号发生器连接，SAR控制逻辑电路的控制信号输出端与DAC阵列连接，输出寄存器的信号输出端输出结果。

3.根据权利要求2所述的一种采用低分辨率DAC电容阵列的SARADC，其特征在于：所述的移位寄存器包括六个D触发器和五个反相器组，所述的反相器组包括两个非门电路和一个与非门电路；每个D触发器的复位端Set接收来自准备信号发生器的复位信号clk_s，每个D触发器的时钟端Clk接收来自时钟缓存器的触发信号clk_c，第一D触发器的D输入端接收来自外部的VDD电源，第一D触发器至第五D触发器的Q输出端依次与下一个D触发器的D输入端连接，第六D触发器的Q输出端输出校准相的指示信号S_cal，同时第一D触发器至第五D触发器的Q输出端依次与第一反相器组至第五反相器组中的与非门电路的其中一个输入端连接，第二D触发器至第六D触发器的Q输出端依次通过第一反相器组至第五反相器组中的其中一个非门电路与与非门电路的另外一个输入端连接，第一反相器组至第五反相器组中的与非门电路的输出端通过另外一个非门电路输出状态信号S1~S5。

4.根据权利要求3所述的一种采用低分辨率DAC电容阵列的SARADC，其特征在于：所述的比较器包括一个失调电压校准模块，所述的失调电压校准模块包括失调电压反馈环路；在每一次模数转换完成之后，比较器根据移位寄存器生成的指示信号S_cal激活失调电压反馈环路，进行失调电压校准。

5.根据权利要求3所述的一种采用低分辨率DAC电容阵列的SARADC，其特征在于：所述的SAR控制逻辑电路包括与一个连接在悬空点的具有微弱驱动能力的锁存器。

6.根据权利要求2所述的一种采用低分辨率DAC电容阵列的SARADC，其特征在于：所述的振荡环路还包括一个可编程延时线。