[实用新型]浮点数除法运算控制器

说明书

技术领域

本实用新型属于电数字数据处理技术领域，具体涉及到浮点数除法运算控制器。

背景技术

现代科学技术对数据运算精度要求及大量数据的存储要求越来越高，这就使得设计一种浮点数运算及存储处理电路显得更为重要，现代生产工艺的发展使得现场可编程门陈列FPGA的成本越来越低，在实际使用中，FPGA具有灵活可配置的特点，逐渐取代专用集成电路ASIC。现有技术对于大量浮点数的传输，运算及结果处理存在以下不足：大量浮点数的传输需要CPU干预的太多，影响CPU的执行效率；浮点数的除法运算多采用软件实现，这就耗费大量的CPU执行时间；浮点数的除法运算结果多采用软件指令回读方式，每一次结果就要回读，执行的指令太多。

PCI总线是个人电脑中使用最为广泛的接口，具有与处理器和存储器子系统完全并行操作的能力，隐含中央仲裁系统，并采用多路复用方式(地址线和数据线)减少了引脚数，还可以采用DMA传输，传输速度快，最大数据传输速率133MB/s。

发明内容

本实用新型所要解决的技术问题在于克服现有浮点数除法运算技术的不足，提供一种设计合理、结构简单、使用方便的浮点数除法运算控制器。

解决上述技术问题所采用的技术方案是它具有：对整机进行控制的FPGA电路；PCI电路，该电路与FPGA电路相连；Flash电路，该电路与FPGA电路相连；存储电路，该电路与FPGA电路相连。

本实用新型的FPGA电路为：集成电路U4A的M4脚接集成电路U1的143脚、N2脚接集成电路U1的146脚、M2脚接集成电路U1的153脚、J4脚接集成电路U1的163脚、M1脚接集成电路U1的150脚、K5脚接集成电路U1的149脚、E5脚接二极管D1的正极、F4脚和C3脚接Flash电路，集成电路U4A的P3～P1脚依次接集成电路U1的135脚、154脚、152脚，集成电路U4A的L4脚～L1脚依次接集成电路U1的151脚、159脚、158脚、134脚，二极管D1的负极接地；

集成电路U4B的A14脚～A3脚依次接集成电路U1的130脚、126脚、123脚、122脚、117脚、110脚、106脚、105脚、98脚、58脚、60脚、63脚，集成电路U4B的B14脚～B9脚接集成电路U1的131脚、127脚、124脚、125脚、118脚、107脚，集成电路U4B的B7脚～B3脚接集成电路U1的104脚、100脚、57脚、59脚、64脚，集成电路U4B的C13脚～C11脚接集成电路U1的129脚、128脚、121脚，集成电路U4B的C6脚～C4脚接集成电路U1的54脚～56脚，集成电路U4B的D11脚接集成电路U1的112脚、D10接集成电路U1的111脚、D6接集成电路U1的95脚，集成电路U4B的E6脚接集成电路U1的65脚，集成电路U4B的F10脚～F6脚接集成电路U1的114脚、113脚、102脚、103脚、66脚，集成电路U4B的G11脚接集成电路U1的119脚、G10脚接集成电路U1的120脚、G7脚接集成电路U1的96脚、G6脚接集成电路的97脚；

集成电路U4C的C14脚、D13脚～D16脚、E14脚、E16脚、F15脚、F16脚、G12脚、G13脚、G15脚、G16脚、H11脚～H13脚、J11脚、J12脚、K15脚、K16脚、L14脚～L16脚、M12脚、M14脚～M16脚、N12脚～N16脚、P14脚～P16脚接存储电路；

集成电路U4D的L7脚～L10脚依次接集成电路U1的81脚、82脚、93脚、91脚，集成电路U4D的L12脚接集成电路U1的137脚、M11脚接集成电路U1的90脚、N8脚接集成电路U1的78脚、N9脚接集成电路U1的87脚、N11脚接集成电路U1的155脚，集成电路U4D的P4脚接集成电路U1的72脚、P5脚接集成电路U1的71脚，集成电路U4D的P11脚～P13脚依次接集成电路U1的94脚、144脚、160脚，集成电路U4D的R3脚～R5脚依次接集成电路U1的67脚、74脚、76脚，集成电路U4D的R7脚～R10脚依次接集成电路U1的80脚、84脚、86脚、92脚，集成电路U4D的R12脚～R14脚依次接集成电路U1的138脚、136脚、148脚，集成电路U4D的T3脚～T10脚依次接集成电路U1的68脚、73脚、75脚、77脚、79脚、83脚、85脚、142脚，集成电路U4D的T12脚～T14脚依次接集成电路U1的139脚、53脚、145脚，集成电路U4D的K10脚接集成电路U1的156脚、K11脚接集成电路U1的157脚；