[发明专利]一种硅控整流器

说明书

技术领域

本发明涉及集成电路的静电放电保护技术领域，具体涉及一种硅控整流器。

背景技术

集成电路的静电放电(ElectrostaticDischarge，ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100～200纳秒，上升时间仅约0.1～10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。

对于深亚微米的集成电路，二极管触发的硅控整流器(DiodeTriggeredSiliconControlledRectifier,DTSCR)由于触发电压可调，单位面积的电流泄放能力强而被广泛的应用于先进工艺下的ESD保护。常规的DTSCR器件是一种ESD保护器件。

图1为现有的DTSCR器件的结构示意图，包括：P型硅衬底100；

在所述的P型硅衬底100上形成第一N阱区101，在第一N阱区101上形成第一N+注入区107和第一P+注入区113；

在所述的P型硅衬底100上形成第二N阱区102，在第二N阱区102上形成第二N+注入区108和第二P+注入区114；

在所述的P型硅衬底100上形成第三N阱区103，在第三N阱区103上形成第三N+注入区109和第三P+注入区115；

在所述的P型硅衬底100上形成第四N阱区104，在第四N阱区104上形成第四N+注入区110和第四P+注入区116；

在所述的P型硅衬底100上形成第五N阱区105，在第五N阱区105上形成第五N+注入区111和第五P+注入区117；

在所述的P型硅衬底100上形成第六N+注入区106与第六P+注入区112；

所述的第六N+注入区106设有源电极119，所述的第六P+注入区112设有源电极118，所述的第五N+注入区111设有源电极125，所述的第一P+注入区113设有漏电极120，所述的源电极118、119和125均接地，所述的漏电极120作为静电输入端VESD。

如图1所示的DTSCR器件，在所述静电输入端V_ESD发生ESD冲击时的工作原理为：由于触发电路二极管链的存在，能够在ESD冲击到来时实现电压的有效开启，开启电压的大小由二极管链上二极管的个数决定，二极管个数越多开启电压越高，反之则越低。二极管链开启之后每个二极管垂直方向寄生的PNPBJT导通，衬底作为集电极收集大量的电流触发左侧的本征SCR器件结构，SCR开启后导通电阻很低，作为主要的ESD电流泄放单元，并能将电压箝至到较低的电位，获得较低的钳位电压，从而实现了较高的泄放电流能力。

而在实际应用中，为了满足不同ESD防护设计要求，在降低触发电压的情况下，必须要减少二极管的个数，进而导致其正常工作电压下漏电很大；而较高的漏电会引起较大的静态功耗，并且还会使得信号传输失真，造成内部电路功能错误，从而引起电路失效。

发明内容

针对现有技术中的缺陷，本发明提供了一种硅控整流器，该硅控整流器能在降低触发电压的同时，而又不引起漏电流的增加。

本发明提出了一种硅控整流器，包括：P型衬底，所述P型衬底上从左到右依次设有第一N阱区、第二N阱区、第三N阱区、第四N阱区以及第五N阱区；

所述第一N阱区、所述第二N阱区、所述第三N阱区、所述第四N阱区以及所述第五N阱区依次连接；

其中，

在五个N阱区中有两个相邻的N阱区之间的导电区的长度可调。

可选的，所述长度可调的导电区为任意两个相邻N阱区之间的导电区。

可选的，所述第一N阱区的左右分别设有第一P+掺杂区和第一N+掺杂区；

所述第二N阱区的左右分别设有第二P+掺杂区和第二N+掺杂区；

所述第三N阱区的左右分别设有第三P+掺杂区和第三N+掺杂区；

所述第四N阱区的左右分别设有第四P+掺杂区和第四N+掺杂区；

所述第五N阱区的左右分别设有第五P+掺杂区和第五N+掺杂区；

其中，所述第一P+掺杂区设有漏电极，所述第五N+掺杂区设有第一源电极，所述第一源电极均接地，所述漏电极为静电输入端V_ESD。

可选的，所述硅控整流器还包括：第六P+掺杂区和第六N+掺杂区；

所述第六P+掺杂区和所述第六N+掺杂区分别设有第二源电极和第三源电极；

其中，所述第二源电极和所述第三源电极均接地。