[发明专利]半导体元件

说明书

本发明公开一种半导体元件，该半导体元件包含有一基底、一形成于该基底内的第一阱区、一形成于该第一阱区内的第一隔离结构、一形成于该第一阱区内的萧基势垒结构、以及多个形成于该第一阱区上的辅助结构。该基底包含有一第一导电型态，该第一阱区包含有一第二导电型态，且该第二导电型态与该第一导电型态互补。更重要的是，该等辅助结构实体接触该第一阱区。

技术领域

本发明涉及一种半导体元件，尤其是涉及一种具有萧基二极管(SchottkyDiode)的半导体元件。

背景技术

萧基二极管为一种以电子作为载流子的单极性元件，因没有载流子复合(carrierrecombination)的因素，而享有速度快，以及施加低正向偏压(forward bias voltage，V_f)时即有较大的顺向电流与较短的反向回复时间(reverse recovery time；t_RR)等特性。此外，萧基二极管在高频运作时，不会产生类似如PN接面电流信号难以快速截止的现象。

请参阅图1与图2，图1与图2为现有具有萧基二极管的半导体元件的示意图。如图1与图2所示，现有具有萧基二极管的半导体元件100的结构，至少具有一基底102、一大范围的n型阱区104、一环状绝缘层106、一金属硅化物层108、一环状隔离结构110以及一作为源极的n型掺杂区112。如图1与图2所示，环状绝缘层106，例如是自对准金属硅化物阻挡(self-aligned silicide blocking，以下简称为SAB)层，形成在n型阱区104上，用以定义出金属硅化物层108所欲形成的区域，而此金属硅化物层108与n型阱区104即形成一萧基二极管。

另外需注意的是，在基底102上仍设置有其他的集成电路组成元件，举例来说，基底102上可设置有晶体管元件。并且在完成基底102上其他组成元件的制作后，通常于基底102上形成一内层介电(inter-layer dielectric，以下简称为ILD)层130，并通过平坦化制作工艺移除多余的介电材料。然而，如图1所示，在进行平坦化制作工艺时，由于萧基二极管是设置在一大范围的n型阱区104上，而此处元件密度与其他区域元件密度的不同，故平坦化制作工艺常在此发生过度研磨(over-polishing)的问题，或称盘凹效应(dishingeffect)。是以，通常在平坦化制作工艺之后，萧基二极管上的ILD层130内常形成一凹槽140，造成后续内连线结构的建置问题。

此外，在形成ILD层130之后，半导体集成电路或可依产品需要再进行其他步骤，例如进行取代金属栅极(replacement metal gate，以下简称为RMG)制作工艺。此时ILD层130的平坦化制作工艺会更进一步研磨基底102上的其他膜层，例如接触洞蚀刻停止层(contact etch stop layer，CESL)124甚或晶体管元件内原本用来保护虚置栅极120的硬掩模层/覆盖层122。在此研磨制作工艺中，盘凹效应可能进一步恶化，甚至造成金属硅化物层108的损害。除此之外，在RMG制作工艺中，移除虚置栅极120形成栅极沟槽(图未示)，并于栅极沟槽内填入功函数金属层与填充金属层，以及再度进行平坦化制作工艺以移除多余金属材料以形成金属栅极150时，金属材料152将会如图2所示，残留于凹槽140中，严重影响后续内连线结构的建置。

由此可知，具有萧基二极管的半导体元件因萧基二极管的存在产生许多制作工艺上的困难，更有可能导致集成电路整体电路可靠性的问题。因此，目前仍需要一种可避免上述问题的半导体元件。

发明内容

根据本发明的一实施例，提供一种半导体元件，该半导体元件包含有一基底、一形成于该基底内的第一阱区、一形成于该第一阱区内的第一隔离结构、一形成于该第一阱区内的萧基势垒结构、以及多个形成于该第一阱区上的辅助结构。该基底包含有一第一导电型态，该第一阱区包含有一第二导电型态，且该第二导电型态与该第一导电型态互补(complementary)。更重要的是，该等辅助结构实体接触第一阱区。