[发明专利]一种SRAM自跟踪复制位线电路

说明书

本发明公开了一种SRAM自跟踪复制位线电路，该电路能够利用正在进行读操作存储单元附近的一列未工作在保持状态的存储单元作为复制位线对读状态进行跟踪，从而可以精确的模拟SRAM读操作时位线的放电过程，进而产生具有较小偏差的灵敏放大器使能信号，有效降低读错误率，特别适用于有较大工艺波动的先进制造工艺和拥有较大规模SRAM存储阵列的电路中。

技术领域

本发明涉及集成电路(IC)设计领域，尤其涉及一种SRAM自跟踪复制位线电路。

背景技术

随着科技的发展，对高速低功耗集成电路的需求与日俱增。通过降低电源电压被普遍用于低功耗集成电路的设计。然而，工艺偏差随着电源电压的下降而恶化，这将使电路性能显著下降。同时集成电路制造工艺的提升使制造更小尺寸的器件成为可能，然而研究表明在同一片芯片上晶体管阈值电压的偏差与其最小尺寸成反比。在SRAM(静态随机存储器)设计中采用能够减小灵敏放大器控制时序信号偏差的技术能够减少位放电时间，提高SRAM读数据速度，降低动态功耗，同时也能降低读失效率。因此在低电压下降低SRAM中灵敏放大器控制时序信号的工艺偏差具有很重要的意义。

为了在降低电源电压节省功耗的前提下降低工艺偏差提高工艺容忍能力，现有技术中主要包括以下几种方案：

1)如图1中所示的为传统复制位线技术电路结构，由B.S.Amrutur和M.A.Horowitz提出，现在广泛的运用在SRAM设计中以替代原始的反相器链结构产生灵敏放大器使能信号。传统复制位线电路由冗余单元DC以及复制单元RC组成；其中DC和RC的总数与存储阵列中任意一列位线的单元数相同用来模拟位线电容；当传统复制位线电压下降到一定值时，通过反转反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对灵敏放大器时序延时的控制。这种复制位线技术相比于原始反相器链产生的SAE在低电压工作下具有更小的偏差。但是随着工艺的进步这种传统的位线复制技术已无法很好的改善低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得很大，会使SRAM芯片的性能大幅下降。

2)如图2中所示的为多级复制位线技术电路结构，该技术在传统复制位线的基础上将位线平均分割成M级，通过反相器将每一级串联在一起，最后一级反相器输出SAE信号。其中每一级复制位线的复制单元RC相等且与传统复制单元RC数目一致。因此，每一级复制位线的放电延迟时间和放电时序工艺偏差是传统放电延迟时间和工艺偏差的1/M。根据统计学原理，被分割后的M级复制位线叠加之后总的放电延迟与传统复制位线电路的放电延迟相等，但叠加之后总的工艺偏差却只为传统复制位线的但是随着M的增大，反相器带来的门延迟和量化误差将不可忽略。

3)如图3中所示的为双复制位线技术电路结构，该双复制位线技术电路结构充分利用了传统复制位线的两条位线，使用新型双端放电的复制单元RC，在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的但是，该方案无法准确模拟SRAM读操作时位线的放电过程，导致产生的灵敏放大器使能信号偏高，从而增大了读错误率。

发明内容

本发明的目的是提供一种SRAM自跟踪复制位线电路，能够在SRAM读操作的单元附近进行读跟踪并产生具有较小的偏差的灵敏放大器使能信号，有效降低读错误率。

本发明的目的是通过以下技术方案实现的：

一种SRAM自跟踪复制位线电路，包括：若干组包含依次连接了本地控制信号产生模块、灵敏放大器以及SRAM基本单元的存储阵列，且组与组之间的存储阵列并联连接；

其中，每一SRAM基本单元的存储阵列均平均分成依次排列的A、B、C、D四列存储单元组；将字线译码地址信号的后两位作为本地译码信号，选择A、B、C、D中的一列进行读写操作，其他未被选中的三列存储单元组工作在保持状态；从三列处于保持状态的存储单元组中选择与正在进行读操作的存储单元相隔一列的存储单元组作为复制位线，用来产生灵敏放大器的使能信号。