[发明专利]一种SRAM自跟踪复制位线电路

权利要求书

1.一种SRAM自跟踪复制位线电路，其特征在于，包括：若干组包含依次连接了本地控制信号产生模块、灵敏放大器以及SRAM基本单元的存储阵列，且组与组之间的存储阵列并联连接；

其中，每一SRAM基本单元的存储阵列均平均分成依次排列的A、B、C、D四列存储单元组；将字线译码地址信号的后两位作为本地译码信号，选择A、B、C、D中的一列进行读写操作，其他未被选中的三列存储单元组工作在保持状态；从三列处于保持状态的存储单元组中选择与正在进行读操作的存储单元相隔一列的存储单元组作为复制位线，用来产生灵敏放大器的使能信号。

2.根据权利要求1所述的SRAM自跟踪复制位线电路，其特征在于，所述SRAM基本单元为能够克服半选问题的8管SRAM基本单元；所述组与组之间的存储阵列并联连接后组成2^M×2^Nbit的SRAM存储阵列；

该SRAM存储阵列的全局字线地址信号A[M+N-1:N+1]译码后产生全局字线信号WL，全局字线信号WL和每一SRAM基本单元中的本地译码地址信号A[N+1:N-1]合作产生本地字线信号，之后本地字线信号与位线译码地址信号A[N-1:0]译码结果共同作用，确定进行读写操作的存储单元组。

3.根据权利要求2所述的SRAM自跟踪复制位线电路，其特征在于，每一存储阵列包括：

4列存储单元组A、B、C、D；4个灵敏放大器使能信号产生模块RC0、RC1、RC2、RC3；一个本地控制信号产生模块CSG0；2个2输入或非门NOR0与NOR1；1个2输入与非门NAND0；一个灵敏放大器；其中：

RC0的复制位线BL接A列存储单元的复制位线BL；RC0的复制位线BLB接A列存储单元的复制位线BLB；RC0的读写控制信号W/R端接全局读写控制信号W/R端；RC0的CS端口接CSG0的CS_C端口；A列所有存储单元的CS端接CSG0的CS_A；RC0输出灵敏放大器使能信号SAE_C；

RC1的复制位线BL接B列存储单元的复制位线BL；RC1的复制位线BLB接B列存储单元的复制位线BLB；RC1的读写控制信号W/R端接全局读写控制信号W/R端；RC1的CS端口接CSG0的CS_D端口；B列所有存储单元的CS端接CSG0的CS_B；RC1输出灵敏放大器使能信号SAE_D；

RC2的复制位线BL接C列存储单元的复制位线BL；RC2的复制位线BLB接C列存储单元的复制位线BLB；RC2的读写控制信号W/R端接全局读写控制信号W/R端；RC2的CS端口接CSG0的CS_A端口；C列所有存储单元的CS端接CSG0的CS_D；RC2输出灵敏放大器使能信号SAE_A；

RC3的复制位线BL接D列存储单元的复制位线BL；RC3的复制位线BLB接D列存储单元的复制位线BLB；RC3的读写控制信号W/R端接全局读写控制信号W/R端；RC3的CS端口接CSG0的CS_B端口；D列所有存储单元的CS端接CSG0的CS_B；RC3输出灵敏放大器使能信号SAE_B；

灵敏放大器使能信号SAE_A与SAE_B接NOR1，灵敏放大器使能信号SAE_C与SAE_D接NOR0；NOR1与NOR0经NAND0端接输出端SAE；输出端SAE接灵敏放大器。