[发明专利]信号产生电路以及工作周期调整电路

权利要求书

1.一种信号产生电路，包括：

第一P型晶体管，根据输入信号，将供应电压提供至第一节点；

第二P型晶体管，根据上述输入信号，将上述第一节点耦接至第二节点；

第一N型晶体管，根据上述输入信号，将上述第二节点耦接至上述第一节点；

第二N型晶体管，根据上述输入信号，将上述第一节点耦接至接地端；

第一反相器，根据上述第二节点的信号而产生第一信号；

第二反相器，耦接于上述第一节点以及第三节点之间；以及

第三反相器，根据上述第三节点的信号而产生第二信号，其中上述第二信号为上述第一信号的反相且同步。

2.如权利要求1所述的信号产生电路，其中上述第二反相器具有上升延迟时间以及下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间相同，上述下降延迟时间与上述第一N型晶体管的延迟时间相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间相同。

3.如权利要求2所述的信号产生电路，其中上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第二反相器的晶体管的宽长比小于上述第一反相器以及上述第三反相器的晶体管的宽长比。

4.如权利要求3所述的信号产生电路，其中上述第二反相器的P型晶体管的宽长比小于上述第二P型晶体管的宽长比，上述第二反相器的N型晶体管的宽长比，小于上述第一N型晶体管的宽长比。

5.一种工作周期校正电路，包括：

第一信号产生电路，接收频率信号而产生第一信号以及第二信号，其中上述第二信号为上述第一信号的反相且同步；

第二信号产生电路，接收上述频率信号的反相而产生第三信号以及第四信号，其中上述第四信号为上述第三信号的反相且同步；

第一传输门，根据上述第一信号以及上述第二信号，将供应电压提供至调整信号；

第二传输门，根据上述第三信号以及上述第四信号，将上述调整信号耦接至接地端；

第三传输门，根据上述第三信号以及上述第四信号，将上述供应电压提供至上述调整信号的反相；以及

第四传输门，根据上述第一信号以及上述第二信号，将上述调整信号的反相耦接至上述接地端，

其中上述第一信号产生电路以及上述第二信号产生电路皆为一信号产生电路，其中上述信号产生电路根据输入信号产生输出信号以及上述输出信号的反相，并且上述输出信号以及上述输出信号的反相为同步，其中上述信号产生电路包括：

第一P型晶体管，根据上述输入信号，将上述供应电压提供至第一节点；

第二P型晶体管，根据上述输入信号，将上述第一节点耦接至第二节点；

第一N型晶体管，根据上述输入信号，将上述第二节点耦接至上述第一节点；

第二N型晶体管，根据上述输入信号，将上述第一节点耦接至上述接地端；

第一反相器，耦接至上述第二节点而产生上述输出信号；

第二反相器，耦接于上述第一节点以及第三节点之间；以及

第三反相器，耦接至上述第三节点而产生上述输出信号的反相。

6.如权利要求5所述的工作周期校正电路，其中上述第三反相器具有上升延迟时间以及下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间相同，上述下降延迟时间与上述第一N型晶体管的延迟时间相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间相同。

7.如权利要求6所述的工作周期校正电路，其中上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第三反相器的晶体管的宽长比小于上述第一反相器以及上述第二反相器的晶体管的宽长比，其中上述第一反相器的晶体管的宽长比等于上述第二反相器的晶体管的宽长比。