[发明专利]半导体器件

说明书

提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。

技术领域

本发明构思涉及具有缓冲层的半导体器件以及形成该半导体器件的方法。

背景技术

随着晶体管在尺寸上按比例缩小，其导通电流会降低。导通电流的降低会导致晶体管的操作速度降低。

发明内容

根据本发明构思的一示例性实施方式，提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体(stressor)设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。

根据本发明构思的一示例性实施方式，提供一种半导体器件如下。第一沟槽和第二沟槽设置在基板中。沟道区域设置在第一沟槽和第二沟槽之间并在基板中。栅电极设置在沟道区域上。缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在缓冲层上。

根据本发明构思的一示例性实施方式，提供一种半导体器件如下。漏极区域和源极区域设置在基板中。沟槽设置在漏极区域和源极区域之间并设置在基板中。缓冲层设置在沟槽中。沟道区域设置在沟槽中，设置在缓冲层上，并具有与漏极区域和源极区域不同的半导体材料。栅电极设置在沟道区域上。

根据本发明构思的一示例性实施方式，提供一种形成半导体器件的方法如下。在基板中形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽中形成第一缓冲层。在第一缓冲层上形成应力体。在基板中且在第一沟槽和第二沟槽之间形成第一沟道区域。在第一沟道区域上形成第一栅电极。在基板中形成第三沟槽。在第三沟槽中形成第二缓冲层。在第二缓冲层上形成第二沟道区域。第二沟道区域包括与基板不同的半导体材料。在第二沟道区域上形成第二栅电极。

根据本发明构思的一示例性实施方式，提供一种半导体器件如下。第一阱和第二阱设置在基板中。第一阱和第二阱通过器件隔离层彼此隔离。第一沟槽和第二沟槽设置在第一阱中。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在第二阱中。第二沟道区域设置在第三沟槽中。第二沟道区域由与第二阱不同的半导体材料形成。第二栅电极设置在第二沟道区域上。

附图说明

通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和其它的特征将变得更加明显，附图中：

图1至图12是根据本发明构思的示例性实施方式的半导体器件的截面图；

图13至图40是根据本发明构思的示例性实施方式的形成半导体器件的方法的截面图；以及

图41和图42是根据本发明构思的示例性实施方式的电子设备的系统方框图。