[发明专利]具有异质结构的半导体器件及其形成方法

说明书

技术领域

本发明构思涉及具有异质结构的半导体器件及其形成方法。

背景技术

随着晶体管的尺寸按比例缩小，其导通电流减小。导通电流的减小使晶 体管的性能恶化。

发明内容

根据本实施方式的示例实施方式，提供如下的半导体器件。第一缓冲层 设置在包括NMOS区和PMOS区的基板上。第一漏极和第一源极设置在第 一缓冲层上并彼此间隔开。第一漏极和第一源极每个具有异质结构。第一沟 道设置在第一漏极和第一源极之间。第一栅电极设置在第一沟道上。第二漏 极和第二源极设置在第一缓冲层上并彼此间隔开。第二沟道设置在第二漏极 和第二源极之间。第二沟道包括与第一沟道不同的材料。第二栅电极设置在 第二沟道上。第一漏极、第一源极、第一沟道和第一栅电极设置在NMOS 区中。第二漏极、第二源极、第二沟道和第二栅电极设置在PMOS区中。

根据本发明构思的示例实施方式，提供如下的半导体器件。缓冲层设置 在基板上。漏极和源极设置在缓冲层上并彼此间隔开。漏极和源极每个为异 质结构。沟道设置在漏极和源极之间并包括与漏极和源极不同的半导体材 料。栅电极设置在沟道上。

根据本发明构思的示例实施方式，提供如下的半导体器件。第一缓冲层 设置在基板上。第二缓冲层设置在第一缓冲层上。应力体插置在第一缓冲层 和第二缓冲层之间。漏极、源极和沟道设置在上缓冲层上。漏极、源极和沟 道每个与第二缓冲层接触。栅电极设置在沟道上。第一缓冲层包括Al_xGa_1-xN (0<X≤1)渐变(graded)结构，该Al_xGa_1-xN渐变结构具有朝向基板向下 增大并朝向应力体向上减小的Al含量。沟道插置在漏极和源极之间。

根据本发明构思的示例实施方式，提供如下的半导体器件的形成方法。 第一缓冲层形成在包括NMOS区和PMOS区的基板上。第一漏极和第一源 极形成在第一缓冲层上。第一漏极和第一源极彼此间隔开，第一漏极和第一 源极每个具有异质结构。第一沟道形成在第一漏极和第一源极之间。第二缓 冲层形成在第一缓冲层上。第二漏极和第二源极形成在第二缓冲层上。第二 沟道形成在第二缓冲层上。第二沟道包括与第一沟道不同的材料并设置在第 二漏极和第二源极之间。第一栅电极形成在第一沟道上。第二栅电极形成在 第二沟道上。第一漏极、第一源极、第一沟道和第一栅电极形成在NMOS 区中。第二漏极、第二源极、第二沟道和第二栅电极形成在PMOS区中。第 一缓冲层设置在NMOS区和PMOS区中，第二缓冲层设置在PMOS区中。

根据本发明构思的示例实施方式，提供如下的半导体器件。第一缓冲层 设置在基板的NMOS区和PMOS区中。第二缓冲层仅设置在PMOS区中。 第一晶体管设置在第一缓冲层的第一部分上，其中第一部分设置在NMOS 区中。第二晶体管设置在第二缓冲层上。第一晶体管包括具有层叠异质结构 的第一源/漏极，第二晶体管包括第二源/漏极。第一源/漏极的上表面比第二 源/漏极的上表面高。

附图说明

通过参考附图详细描述发明构思的示范实施方式，发明构思的这些及其 他特征将变得更明显，其中：

图1至18为根据本发明构思的示例实施方式的半导体器件的截面图；

图19至43为根据本发明构思的示例实施方式形成半导体器件的方法的 截面图；及

图44和45为根据本发明构思的示例实施方式的电子装置的系统方框 图。

虽然可以不示出一些截面图的对应平面图和/或透视图，但是在此示出的 装置结构的截面图提供了对于如将在平面图中示出的沿着两个不同方向延 伸的多个装置结构的支持，和/或对于如将在透视图中示出的在三个不同方向 上延伸的多个装置结构的支持。两个不同的方向可以彼此正交或可以不彼此 正交。三个不同的方向可包括可正交于两个不同方向的第三方向。多个装置 结构可集成到同一电子装置中。例如，当装置结构(例如，存储单元结构或 晶体管结构)在截面图中示出时，电子装置可包括多个装置结构(例如，存 储单元结构或晶体管结构)，如将通过电子装置的平面图示出的。多个装置 结构可以布置成阵列和/或二维图案。

具体实施方式