[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除虚拟栅极侧墙；在虚拟栅极两侧形成栅极侧墙，并以栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除栅极侧墙；去除硬掩膜层，其中，硬掩膜相对栅极侧墙和多晶硅具有高选择性。该方法通过使用相对栅极侧墙和多晶硅具有高选择性的硬掩膜，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

随着半导体工艺生产过程中晶体管的尺寸不断缩小，当进入45nm及以下技术节点后，引入HKMG(即高K金属栅极)工艺来克服诸如多晶硅栅极耗尽、掺杂物渗透、高的栅极表面电阻等问题。在HKMG工艺中，由于PMOS器件引入选择性外延硅锗层，使得PMOS器件和NMOS器件中虚拟栅极的硬掩膜层厚度不同，如图1中(a)和(b)所示，在半导体衬底100上形成有用于形成PMOS的金属栅极的虚拟栅极101A和硬掩膜层102A，以及用于形成NMOS的金属栅极的虚拟栅极101B和硬掩膜层102B，而PMOS器件由于引入选择性外延硅锗层103，在其形成过程对硬掩膜层102A有消耗，使得硬掩膜层102A的厚度小于NMOS器件硬掩膜层102B的厚度。而PMOS器件和NMOS器件硬掩膜层厚度的不同，将因后续硬掩膜层的去除对器件造成影响。

这是因为虚拟栅极硬掩膜的去除通常在下述工艺中去除：1)由于通常使用氮化物做硬掩膜层和栅极侧墙，因而可以执行应力临近技术(Stress proximity Technology，SPT)的过程中一同去除硬掩膜层和栅极侧墙，然而由于SPT需要大量过刻蚀(over etch)，会导致选择性外延硅锗层103损伤和PMOS虚拟栅极的多晶硅顶部圆滑，如图2中所示。2)在金属层沉积前层间介电层(ILD0)的CMP工艺中去除，但是这会导致硬掩膜残余或栅极有效高度降低。

此外，在后栅极工艺中，与PMOS器件相比，NMOS器件会由于PMOS器件引入选择性外延硅锗层带来的高温过程导致注入离子扩散，使得NMOS器件性能均匀性下降。

因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除所述虚拟栅极侧墙；在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除所述栅极侧墙；去除所述硬掩膜层，其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。

进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，在所述虚拟栅极两侧形成偏置间隔物。

进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成PMOS器件的区域执行LDD注入。

进一步地，所述方法还包括下述步骤：在去除所述虚拟栅极侧墙之后，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成NMOS器件的区域执行LDD注入。

进一步地，所述栅极侧墙包括第一栅极侧墙和第二栅极侧墙。