[发明专利]一种基于FPGA架构的静态底图控制方法及其装置

说明书

技术领域

本发明涉及视频显示技术领域，特别涉及一种基于FPGA架构的静态底图控制方法及其装置。

背景技术

视频拼接控制器可应用于室内娱乐视听系统、安防监控系统、指挥调度管理系统，例如公安军事指挥中心、水利电力系统监控项目、石化行业监控项目、交通系统监控项目、地下管道管理等应用场合。这些行业都有着复杂的网络拓扑结构，网络复杂节点众多，数据量大，图像超大，有着实时点对点显示在大屏上的需要。

因此，在视频拼接显示行业，经常需要显示超大分辨率底图的场合，比如公安消防军事指挥使用的大分辨率地图，水利电力系统的网络拓扑图，以及高清大尺寸的广告发布等。这些图像往往像素很高，效果非常清晰，图像分辨率很大甚至超过了现有的8K视频尺寸、即7680x4320显示分辨率，而有些行业的图像中网络及节点密集，需要在大屏上实现像素点对点显示，或者局部放大显示。

虽然4K视频已经走进实际投影、电视、大屏拼接市场中，更高端的8K亦有出现。但是真正要实现像素点对点显示8K及以上图片，并且支持局部放大，对于目前市场上的这些设备来说，由于限制于硬件速度和系统架构原理，以较低成本将超大特大分辨率的视频源在拼接屏上以人眼适应的刷新率显示还比较困难。

因而现有技术还有待改进和提高。

发明内容

鉴于上述现有技术的不足之处，本发明的目的在于提供一种基于FPGA架构的静态底图控制方法及其装置，以解决现有显示设备实现像素点对点显示8K及以上图片成本较高的问题。

为了达到上述目的，本发明采取了以下技术方案：

一种基于FPGA架构的静态底图控制方法，其包括：

FPGA将MCU传输的图片数据写入nandflash内存中；

当底图显示功能开启后，FPGA从nandflash内存中读取图片数据，并写入DDR3存储器中；

FPGA从DDR3存储器中读取整幅图的图片数据，并成帧地发送至显示端显示。

所述的基于FPGA架构的静态底图控制方法中，所述nandflash内存的存储物理空间按地址递增顺序划分为预设个物理存储块，各物理存储块对应一个逻辑地址块，每个逻辑地址块中设置若干个物理地址，每幅图片设置一个图片编号。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA将MCU传输的图片数据写入nandflash内存中的步骤具体包括：

MCU根据数据块与物理地址相对应的链表查询物理存储块的空闲信息，将图片数据划分为多个数据块并根据图片编号设置子号；

MCU更新数据块与物理地址相对应的链表，并在物理地址所属的逻辑地址块上标记图片编号；

MCU将物理地址和数据块传输给FPGA，FPGA根据物理地址将数据块按序写入nandflash内存对应的物理存储块中。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA从nandflash内存中读取图片数据，并写入DDR3存储器中的步骤具体包括：

MCU根据读取命令中的图片编号索引到相应的逻辑地址块，查询该图片的物理地址的链表；

根据链表中的顺序发送数据块和对应的物理地址给FPGA；

FPGA按序将数据块写入DDR3存储器中。

所述的基于FPGA架构的静态底图控制方法中，所述图片数据为RGB格式，DDR3存储器在FPGA内的接口为128bit；写入DDR3存储器时，将5组24bit的RGB拼成128bit；从DDR3存储器读出时，将128bit拆分为5组RGB后读出。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，FPGA在DDR3存储器中以预设数据率动态读取整幅图的图片数据，并按照预设数据帧率、将图片成帧地通过总线传输至显示端。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，根据图片的行场分辨率控制一帧图片数据传输至显示端。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，帧之间或者行之间加入停顿，以匹配数据总线和显示端的处理速度。

所述的基于FPGA架构的静态底图控制方法中，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，实时重复执行从DDR3存储器中读取图片数据，总线传输数据帧，形成实时的图片。