[发明专利]一种基于FPGA架构的静态底图控制方法及其装置

权利要求书

1.一种基于FPGA架构的静态底图控制方法，其特征在于，包括：

FPGA将MCU传输的图片数据写入nandflash内存中；

当底图显示功能开启后，FPGA从nandflash内存中读取图片数据，并写入DDR3存储器中；

FPGA从DDR3存储器中读取整幅图的图片数据，并成帧地发送至显示端显示。

2.根据权利要求1所述的基于FPGA架构的静态底图控制方法，其特征在于，所述nandflash内存的存储物理空间按地址递增顺序划分为预设个物理存储块，各物理存储块对应一个逻辑地址块，每个逻辑地址块中设置若干个物理地址，每幅图片设置一个图片编号。

3.根据权利要求2所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA将MCU传输的图片数据写入nandflash内存中的步骤具体包括：

MCU根据数据块与物理地址相对应的链表查询物理存储块的空闲信息，将图片数据划分为多个数据块并根据图片编号设置子号；

MCU更新数据块与物理地址相对应的链表，并在物理地址所属的逻辑地址块上标记图片编号；

MCU将物理地址和数据块传输给FPGA，FPGA根据物理地址将数据块按序写入nandflash内存对应的物理存储块中。

4.根据权利要求3所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA从nandflash内存中读取图片数据，并写入DDR3存储器中的步骤具体包括：

MCU根据读取命令中的图片编号索引到相应的逻辑地址块，查询该图片的物理地址的链表；

根据链表中的顺序发送数据块和对应的物理地址给FPGA；

FPGA按序将数据块写入DDR3存储器中。

5.根据权利要求1所述的基于FPGA架构的静态底图控制方法，其特征在于，所述图片数据为RGB格式，DDR3存储器在FPGA内的接口为128bit；写入DDR3存储器时，将5组24bit的RGB拼成128bit；从DDR3存储器读出时，将128bit拆分为5组RGB后读出。

6.根据权利要求5所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，FPGA在DDR3存储器中以预设数据率动态读取整幅图的图片数据，并按照预设数据帧率、将图片成帧地通过总线传输至显示端。

7.根据权利要求6所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，根据图片的行场分辨率控制一帧图片数据传输至显示端。

8.根据权利要求6所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，帧之间或者行之间加入停顿，以匹配数据总线和显示端的处理速度。

9.根据权利要求6所述的基于FPGA架构的静态底图控制方法，其特征在于，所述FPGA从DDR3存储器中读取整幅图的图片数据的步骤中，实时重复执行从DDR3存储器中读取图片数据，总线传输数据帧，形成实时的图片。

10.一种基于FPGA架构的静态底图控制装置，其特征在于，包括FPGA、MCU、nandflash内存和DDR3存储器；

所述FPGA将MCU传输的图片数据写入nandflash内存中；当底图显示功能开启后，FPGA从nandflash内存中读取图片数据，并写入DDR3存储器中；FPGA从DDR3存储器中读取整幅图的图片数据，并成帧地发送至显示端显示。