[发明专利]一种提高芯片可靠性的封装结构及其圆片级制作方法

说明书

技术领域

本发明涉及一种提高芯片可靠性的封装结构及其圆片级制作方法，属于半导体封装技术领域。

背景技术

圆片级芯片尺寸封装是在整个晶圆上进行再布线和焊锡球凸点制备，最后再切割为单颗待封装芯片的一种制作方式。该种封装的最终封装尺寸与待封装芯片尺寸相当，可以实现封装的小型化和轻量化，在便携式设备中有着广泛的应用。随着半导体硅工艺的发展，待封装芯片的关键尺寸越来越小，为了降低成本，在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺，这就使得待封装芯片的尺寸越来越小，待封装芯片表面的I/O密度也越来越高。为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行圆片级芯片扇出封装。

目前，在圆片级芯片扇出封装中最主要的是由英飞凌公司开发的eWLP封装，如图1所示，此封装结构中，由于待封装芯片2较小且其使用包封料仅包封其前后左右四个面及其背面而其前后左右四个面垂直背面，在加工过程中易造成切割刀的使用耗损，而在使用过程中，由于扇出封装应力的存在，也容易出现待封装芯片2在包封体1中因脱落而失效，影响封装产品在使用过程中的可靠性。

发明内容

承上所述，本发明的目的在于克服上述圆片级芯片扇出封装的不足，提供一种节约切割刀使用耗损、提高封装产品在使用过程中的可靠性的封装结构及其圆片级制作方法。

本发明的目的是这样实现的：

本发明一种提高芯片可靠性的封装结构，其包括上表面设有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，

所述芯片单体的前后左右四个侧壁各设置一加强结构，所述加强结构包括两个斜面和上下连接该两个斜面的一平面；

还包括薄膜包封体，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层填充绝缘薄膜层Ⅰ开口，所述再布线金属层通过镍/金层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层Ⅱ覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。

进一步地，所述加强结构包括靠近芯片电极的斜面的倾斜角α1和远离芯片电极的斜面的倾斜角α2，且α2≥α1。

进一步地，所述倾斜角α1的取值范围为10～90度，所述倾斜角α2的取值范围为10～90度。

进一步地，所述再布线金属层为单层或多层。

进一步地，所述绝缘薄膜层Ⅰ开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。

进一步地，所述输入/输出端设置于芯片单体的垂直区域的外围。

本发明一种提高芯片可靠性的封装结构的圆片级制作方法，包括步骤：

步骤一，取集成电路晶圆，其正面设有芯片电极及相应电路布局，覆盖于集成电路晶圆上表面的芯片表面钝化层于芯片电极上方开设芯片表面钝化层开口露出芯片电极的上表面；

步骤二，在芯片表面钝化层开口内先镀镍层再镀金层，形成填满芯片表面钝化层开口的镍/金层；

步骤三，对集成电路晶圆进行参数测试，将合格之集成电路晶圆的背面进行减薄工艺；

步骤四，利用半刀工艺分割上述集成电路晶圆，形成复数颗独立的芯片单体，所述芯片单体的四个侧面各形成具有两个斜面和上下连接该两个斜面的一平面的加强结构；

步骤五，在支撑载体的支撑载体本体上黏贴剥离膜；

步骤六，将芯片单体有序地倒装至支撑载体上，并增大彼此之间的距离，芯片单体的正面通过剥离膜与支撑载体本体固定；

步骤七，在真空环境下，在支撑载体上贴覆薄膜包封芯片单体，形成薄膜包封体；

步骤八，将硅基加强板键合至薄膜包封体的另一表面，并上下180度翻转；

步骤九，将支撑载体本体和剥离膜剥离芯片单体和薄膜包封体的表面，并对芯片单体的表面进行清洗，并去除残留物，露出镍/金层的上表面；

步骤十，在芯片单体的上表面和薄膜包封体的上表面贴覆绝缘薄膜层Ⅰ；

步骤十一，利用激光刻蚀工艺或光刻工艺形成绝缘薄膜层Ⅰ开口露出镍/金层的上表面；