[发明专利]包括带电荷穿通阻止层以降低穿通的CMOS器件及其制造方法

说明书

公开了包括带电荷穿通阻止层以降低穿通的CMOS器件及其制造方法。根据实施例，一种CMOS器件包括n型器件和p型器件，其中，n型器件和p型器件各自均可以包括：在衬底上形成的鳍状结构；在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该n型器件或p型器件的鳍；在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及在隔离层上形成的与鳍相交的栅堆叠，其中，对于n型器件，穿通阻止层带净负电荷；对于p型器件，穿通阻止层带净正电荷。

技术领域

本公开涉及半导体领域，更具体地，涉及一种包括带电荷穿通阻止层以降低穿通的互补金属氧化物半导体(CMOS)器件及其制造方法。

背景技术

随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。

特别是，在体FinFET(即，形成于体半导体衬底上的FinFET，更具体地，鳍由体半导体衬底形成并因此与体半导体衬底相接)中，在源漏区之间可能存在经由鳍下方衬底部分的泄漏，这也可称作穿通(punch-through)。通常，可以利用离子注入和/或热扩散来(在鳍下方)形成穿通阻止层。理想的穿通阻止层应当在鳍中不含掺杂剂，同时使鳍下方的衬底部分完全耗尽。

但是，现有技术中难以形成穿通阻止层的陡峭分布(即，从鳍中的几乎不掺杂到鳍下方的高掺杂)。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有新颖的穿通阻止层结构的CMOS器件及其制造方法。

根据本公开的一个方面，提供了一种CMOS器件，包括n型器件和p型器件，其中，n型器件和p型器件各自均包括：在衬底上形成的鳍状结构；在衬底上形成的隔离层，其中鳍状结构在隔离层上方的部分充当该n型器件或p型器件的鳍；在鳍状结构位于鳍下方的部分的侧壁上形成的带电荷的穿通阻止层；以及在隔离层上形成的与鳍相交的栅堆叠，其中，对于n型器件，穿通阻止层带净负电荷；对于p型器件，穿通阻止层带净正电荷。

根据本公开的另一方面，提供了一种制造CMOS器件的方法，包括：对衬底进行构图，以在n型器件区域中形成针对n型器件的第一鳍状结构且在p型器件区域中形成针对p型器件的第二鳍状结构；在第一和第二鳍状结构各自的侧壁上分别形成带电荷的第一穿通阻止层和第二穿通阻止层；在穿通阻止层上形成隔离层，第一鳍状结构被隔离层露出的部分充当该n型半导体器件的鳍，第二鳍状结构被隔离层露出的部分充当该p型半导体器件的鳍；选择性去除第一和第二穿通阻止层被隔离层露出的部分，从而第一穿通阻止层留于第一鳍状结构位于相应鳍下方的部分的侧壁上，第二穿通阻止层留于第二鳍状结构位于相应鳍下方的部分的侧壁上；以及在隔离层上形成分别与各鳍相交的第一栅堆叠和第二栅堆叠，其中，第一穿通阻止层带净负电荷，第二穿通阻止层带净正电荷。

根据本公开的实施例，在鳍状结构位于鳍下方的部分(sub-fin)的侧壁上形成了带电荷的穿通阻止层。穿通阻止层可以在鳍状结构位于鳍下方的部分中引入电子或空穴，并可以增加鳍状结构位于鳍下方的部分中空穴(对于p型器件)或电子(对于n型器件)的电势能，即，在该部分中形成了势垒。于是，这种穿通阻止层可以抑制源漏之间经由鳍状结构位于鳍下方的部分的漏电流。

由于穿通阻止层对穿通效应的抑制，衬底中形成的阱区的顶面可以与鳍的底部之间存在一定距离。于是，阱区中的掺杂剂可以较少地影响鳍，并因此可以降低随机掺杂波动和阈值电压变化。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1～11示出了根据本公开实施例的制造半导体器件的流程图；

图12～17示出了根据本公开另一实施例的制造半导体器件的部分阶段的流程图；以及