[发明专利]半导体集成电路

说明书

一种半导体集成电路。第一有源区域和第二有源区域采用不同类型的杂质掺杂，沿着第一方向延伸并且在第二方向上彼此分隔开。位于第一有源区域以及隔离层的第一有源区域和第二有源区域之间的第一部分上的第一栅极结构和第三栅极结构沿着第二方向延伸并且在第一方向彼此分隔开。位于第二有源区域和第一部分上的第二栅极结构和第四栅极结构沿着第二方向延伸并且在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件分别位于第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。

本申请要求于2014年11月6日提交的第62/075,984号临时申请以及2015年2月24日在韩国知识产权局提交的第10-2015-0026079号韩国专利申请的优先权，上述专利申请的内容通过引用均被全部包含于此。

技术领域

示例实施例涉及半导体集成电路和/或制造半导体集成电路的方法。更具体地讲，示例实施例涉及包括时钟锁存电路的半导体集成电路和/或制造所述半导体集成电路的方法。

背景技术

为了完成传统的时钟锁存电路，需要将PMOS栅极和NMOS栅极彼此连接。传统上，可以使用哑栅极，然而，在这种情况下，使用哑栅极会增加传统锁存电路所需要的面积。

发明内容

至少一些示例实施例提供了包括具有减小的面积的时钟锁存电路的半导体集成电路。

一个或更多个示例实施例提供了制造包括具有减小的面积的时钟锁存电路的半导体集成电路的方法。

至少一个示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构和第三栅极结构；第二栅极结构和第四栅极结构；第一至第四接触件。第一有源区域和第二有源区域通过位于基底上的隔离层限定，并且彼此采用不同类型的杂质掺杂。第一有源区域和第二有源区域沿着第一方向延伸，并且在与第一方向垂直或基本垂直的第二方向上彼此分隔开。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的在第一有源区域和第二有源区域之间的第一部分上。第一栅极结构和第三栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的第一部分上。第二栅极结构和第四栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件在隔离层的第一部分上分别位于第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开基本相同的距离。

在至少一些示例实施例中，第一有源区域可以用p型杂质掺杂，第二有源区域可以用n型杂质掺杂。

在至少一些示例实施例中，第一接触件和第四接触件可以通过位于第一接触件和第四接触件上的第一下布线彼此电连接。

在至少一些示例实施例中，所述半导体集成电路还可以包括：第二下布线，位于第二接触件上；第三下布线，位于第三接触件上；第一通孔，位于第二下布线上；第二通孔，位于第三下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第二接触件和第三接触件可以通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。

在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。