[发明专利]一种基于时钟调相的并串转换电路

说明书

本发明公开了一种基于时钟调相的并串转换电路。该电路由多级采样电路，多级时钟调相电路、同步复位电路、并串转换电路四部分组成。多级时钟调相电路由锁相环电路与基本时钟相位延时电路组成。输入的低频时钟经过多级时钟调相电路后，输出多级经过调相的时钟信号。并串转换电路采用多级调相时钟作为时钟信号，可以将输入的高速并行数据转换为串行数据输出。本发明使用FPGA设计实现，并通过布局布线约束技术使时钟相位精确可控，从而实现了用低频时钟对低速并行信号的采样并输出高速串行信号的功能。该电路具有精确性高、通用性好、稳定性强的特点。

技术领域

本发明属于电路领域，具体是一种基于时钟调相的并串转换电路。

背景技术

并串转换电路将低速时钟下的并行数据信号转换成高速时钟下的串行数据信号。目前并串数据转换的功能主要依靠专用芯片来实现，增加了系统设计的成本，且由于芯片引脚数量较多，增加了系统设计的难度，给实际应用带来了极大的不便。

发明内容

本发明的目的在于克服现有技术的不足，提供一种实现并串转换功能的电路。该电路基于时钟调相的方法，用于将低速并行信号转换为高速串行信号输出。

其技术实现方案为：一种基于时钟调相的并串转换电路，利用时钟调相电路实现对数据的并串转换功能。所述电路由四个电路组成：

所述的多级采样电路，由多个寄存器组成；每个寄存器的数据输入端连接输入数字信号，时钟端连接低频时钟，数据输出端连接至并串转换电路的数据输入端。多级采样电路中寄存器的数量与多级时钟调相电路中输出的调相时钟数量相同。

所述的多级时钟调相电路，对输入的低频时钟进行调相，输出多级经过调相的时钟信号，由多级基本时钟调相电路级联而成；基本时钟调相电路由锁相环及多级基本时钟相位延时电路组成，前一级时钟调相电路时钟的输出作为后一级时钟调相电路的时钟输入。

所述的同步复位电路，对输入时钟和输入信号进行同步，以防止数据丢失，并确保采样到稳定的信号。同时，该电路能对整个电路进行复位。

所述的并串转换电路，采用经过多级调相的时钟作为时钟信号，利用多级时钟调相电路输出的经过调相的多级时钟驱动输出寄存器采样多级采样电路输出的并行信号，并将其转换为高速串行信号输出。

所述的基本时钟调相电路，由锁相环及多级时钟相位延时电路组成；多级时钟相位延时电路由时钟相位延时电路级联而成，前一级时钟相位延时电路的输出作为后一级时钟相位延时电路的输入。

所述的基本时钟调相电路的锁相环及基本时钟相位延时单元的个数可以灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时单元的个数可以根据系统要求选择1~N个，N由实际电路资源决定。

所述的同步复位电路，可对输入时钟和输入信号进行同步，以防止数据丢失；在多级采样电路进行采样时，该电路可提高数据稳定性，增强抗干扰能力，提高数据采样的正确率。同时，可通过外部输入对整个系统进行复位，提高系统的稳定性。

所述的并串转换电路由输出多级寄存器及或门选择电路组成，多路采样电路的输出信号一一对应连接至并串转换电路的输出寄存器，所有输出寄存器的输出均连接至或门选择电路。并串转换电路的每一级输出寄存器在输入经过调相的M级时钟的上升沿，读取多级采样电路对应的并行数据，并复位前一级时钟对应的输出寄存器；所有的输出寄存器的输出均连接至一个或门选择电路，并转换为一路串行信号输出，从而完成并串转换功能。

所述时钟调相电路中的锁相环电路对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，实现对时钟相位的细调，以实现对时钟的相位调整。

经过调相的时钟相当于将原时钟信号的频率提高了M，因此可以利用高速时钟将低速并行信号转换为高速串行信号，并输出。

本发明与现有技术相比，其显著优点是：