[发明专利]一种基于时钟调相的并串转换电路

权利要求书

1.一种基于时钟调相的并串转换电路，其特征在于：实现将低速并行数据转换为高速串行数据的功能，该电路包括：

多级采样电路，由多个寄存器组成；每个寄存器的数据输入端连接输入数字信号，时钟端连接低频时钟，数据输出端连接并串转换电路的数据输入端；多级采样电路中寄存器的数量与多级时钟调相电路中输出的调相时钟数量相同；

多级时钟调相电路，输入为低频时钟信号，其对输入的低频时钟进行调相，输出多级经过调相的时钟信号连接至并串转换电路；

同步复位电路，对输入时钟和输入信号进行同步，同时，该电路可对整个电路进行复位；

并串转换电路，采用经过多级调相的时钟作为时钟信号，将多级采样电路输出的并行信号转换为高速串行信号输出；并串转换电路由多级输出寄存器及或门选择电路组成，并串转换电路利用多级时钟调相电路输出的M级经过调相的时钟驱动多级输出寄存器一一对应多级采样电路的输出信号，所有输出寄存器的输出均连接至或门选择电路；并串转换电路的每一级输出寄存器在M级调相时钟的上升沿，读取多级采样电路对应的并行数据，并复位前一级时钟对应的输出寄存器；所有的输出寄存器的输出均连接至一个或门选择电路，并转换为一路串行信号输出，从而完成并串转换功能。

2.根据权利要求1所述的基于时钟调相的并串转换电路，其特征在于：所述的多级时钟调相电路，由若干基本时钟调相电路级联而成；基本时钟调相电路由锁相环及多级时钟相位延时电路组成；多级时钟相位延时电路由时钟相位延时电路级联而成，前一级时钟相位延时电路的输出作为后一级时钟相位延时电路的输入。

3.根据权利要求1所述的基于时钟调相的并串转换电路，其特征在于：所述的同步复位电路，可对输入时钟和输入信号进行同步，同时，可通过外部输入对整个系统进行复位。

4.根据权利要求2所述的基于时钟调相的并串转换电路，其特征在于：所述时钟调相电路中的锁相环电路对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，实现对时钟相位的细调，以实现对时钟的相位调整。

5.根据权利要求2所述的基于时钟调相的并串转换电路，其特征在于：所述时钟相位延时电路由FPGA内部的查找表实现对时钟相位的精确调整，信号从查找表的输入到输出的延时为100ps，即通过一个或多个查找表，经过延时，即可完成对时钟相位的精确调整。

6.根据权利要求2所描述的基于时钟调相的并串转换电路，其特征在于：每个基本时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以设置，即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源决定。