[发明专利]GPDSP共享乘法器结构的定点浮点运算部件

说明书

技术领域

本发明主要涉及到微处理器结构与设计领域，特指一种适合高性能通用数字信号处理器 (General-PurposeDigitalSignalProcessor，简称GPDSP)中具有共享乘法器结构的定点浮点 乘积运算单元。

背景技术

传统数字信号处理领域中，数据通常以定点方式组织、存储和处理，传统DSP对定点运 算提供很高的定点运算性能。然而，在现代通信、图像处理和雷达信号处理等应用领域，随 着数据处理量加大、数据计算的精度和实时性要求的增加，通常需要使用更高性能的微处理 器。对于数据精度和实时性的要求也在不断提高，由于算法具有高的浮点计算密集型，处理 器的浮点数据处理能力显得越发重要。因此，通用高性能DSP需要对定点和浮点运算进行高 效的硬件支持。

无论是定点算术和浮点算术，乘法是数字信号处理中的重要运算，许多运算的性能是由 乘法运算所能达到的性能决定的。衡量数字信号处理器的性能的重要指标之一就是单位时间 内所能完成乘累加运算的次数。工程和科学应用领域使用大量矩阵类运算，其中包含大量的 点积操作，图形图像和通信领域内FFT/IFFT、FIR滤波运算，包含大量的复数乘法和乘加运 算。

GPDSP的运算单元中有大量与乘法相关的指令需要用到定点乘法器，如定点乘加单元中 的乘法运算、乘加运算、点积运算和复数乘法运算，浮点乘加单元中的单精度浮点尾数乘法， 双精度浮点尾数乘法和乘累加、乘后加运算。通常情况下这些指令不同时执行，传统设计浮 点与定点分别使用各自的乘法器完成相应运算。这样的设计导致硬件复用率低，占用面积大， 浪费硬件资源。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种能够 提高硬件利用率、减少芯片面积的GPDSP共享乘法器结构的定点浮点运算部件。

为解决上述技术问题，本发明采用以下技术方案：

一种GPDSP共享乘法器结构的定点浮点运算部件，包括：

浮点乘加单元，用于支持双精度浮点操作和SIMD结构双单精度浮点乘法、乘加、乘减 和复数乘法操作；

定点乘加单元，用于支持64位有符号或无符号定点乘法操作和SIMD结构的双32位有 符号或无符号定点乘法操作；

64位定点乘法器，通过复用同一个乘法器的结构，将浮点尾数乘法视作无符号定点乘法 进行运算。

作为本发明的进一步改进：所述64位定点乘法器为采用4个32×32乘法器组成一个64 位乘法器，用来完成定点32位SIMD乘法、64位乘法、SIMD单精度浮点尾数乘法以及双精 度浮点尾数乘法。

作为本发明的进一步改进：在所述64位定点乘法器中，被乘数Src1和乘数Src2为64 位定点乘法器的输入端，作为64位的定点输入或作为53位的浮点输入，经过操作数选择模 块使操作数位宽适合32位乘法器；64位的定点输入分为低32位Src[31:0]和高32位 Src[63:32],53位浮点操作分为低24位Src[23:0]和高29位Src[52:24]；浮点尾数乘法作为无符 号定点乘法，不足32位的填0补齐。

作为本发明的进一步改进：在所述32×32乘法器采用基4Booth编码共产生17个部分积； 第一级压缩是首先将其中的16个部分积使用四个4-2压缩器产生8个结果；第二级压缩将上 一级的八个结果与未参与第一级压缩的一个部分积通过3个3-2压缩器压缩成6个结果；第 三级压缩则是两个3-2压缩器产生4个结果；最后一级压缩用一个4-2压缩器得到最后的两 个结果。

作为本发明的进一步改进：所述定点乘加单元中执行以下流水站：

E1站的加法器执行加法指令和减法指令，E1站输出加减法指令结果；

E1E2站同时执行32位乘法指令及乘加、乘减、点积、复数指令的乘法部分，E2站输出 32位乘法器结果，结果写2拍；

E3站执行乘加、乘减、点积、复数等指令的加法部分，同时指令64位乘法指令，E3站 输出乘加、乘减结果、64位乘法指令和CMUL复数乘法指令，后两者写2拍；

E4站执行点积和复数指令的最后处理，E4站输出点积和复数指令的结果。

作为本发明的进一步改进：所述浮点乘加单元中执行以下流水站：

E1站完成读操作数、例外判断、指数计算，乘法指令的部分积产生、和第一级的部分积 压缩；