[发明专利]纳米工艺下多级门控时钟网络优化方法

说明书

技术领域

本发明属于电子技术领域，具体涉及一种纳米工艺下多级门控时钟网络优化方法。

背景技术

纳米工艺下，晶体管特征尺寸的降低对制造工艺提出更加苛刻的要求，以前可以忽略的各种效应日渐突出，其中工艺、电压和温度对芯片的性能、功能和稳定性的影响越来越明显。为保证制造出来的芯片能适应各种工作环境，需要在设计过程中就把可能造成的影响考虑进去，即在进行静态时序分析时考虑工艺、电压和温度对单元和互连线延时的影响，具体操作过程中主要分两部分进行考虑：

(1)片上误差(OCV，on-chipvariation)

片上误差是指由于工艺、电压和温度的变化，导致芯片上输入信号翻转时间和负载都相同的单元其延时却不同。片上误差对时钟路径和数据路径上的单元有着相同的影响，在静态时序分析时为了分析和建模方便，将片上误差带来的影响引入到时钟路径上，由此增加了时钟偏差。

(2)多模式多端角(MMMC，multi-modemulti-corner)

不同的工艺和环境下金属的电容和电阻不尽相同，进而影响抽参结果，导致单元及互连线延时不同。为保证芯片在不同的环境下都能正常工作，在设计过程中通常会设置不同的分析模式和端角来涵盖芯片所有可能的工作环境，保证芯片在所有模式和端角下都能达到时序收敛，这种分析方法即多模式多端角。

考虑片上误差以及多模式多端角的分析方法增加了时钟偏差及其不确定性，进而严重制约着时序的收敛，这就对芯片的时钟树综合提出更加苛刻的要求。由分析可知，增加时钟公共路径所占比重可以很好的减小时钟偏差及其不确定性，因此现今的时钟树综合时希望尽量的增加时钟公共路径所占比重。然而在低功耗设计中采用的门控时钟技术，在时钟路径上添加了大量的门控时钟来关闭不需要工作的时序单元，这就大大降低了时钟公共路径所占比重。设计的门控时钟级数越多，时钟公共路径所占比重越少，时钟偏差及其不确定性继续恶化，时序更加难以收敛。

宋卫卫等人提出的F_M算法，通过复制细粒度门控时钟，对含多级门控时钟的时钟路径进行重组，在一定程度上增加了时钟上公共路径所占比重，但是对于含粗粒度门控时钟结构效果不太明显。

SiongKiongTeng在IEEE上发表的“RegionalClockGateSplittingAlgorithmforClockTreeSynthesis”提出通过复制门控时钟，减少门控时钟的扇出，这样缩短了门控时钟到其控制的时钟叶节点之间的本地时钟树的逻辑级数，减少了时钟非公共路径所占比重，进而增加了时钟公共路径所占比重。该方法适用于一级门控时钟的设计，对于多级门控时钟效果不明显。

杨正强提出采用网状时钟结构进行时钟树综合，时钟根节点到时钟网格部分为整个时钟树的公共路径，这部分所占比重非常可观，可以大大减少时钟偏差及其不确定性。然而网状时钟结构同样只适用于无门控时钟或只有一级门控时钟的比较简单的时钟结构。

以上方法均不同程度的增加了时钟公共路径所占比重，但是其只适用于结构单一的时钟结构，对于多级门控时钟的设计效果有限。然而随着微电子产业的发展，多级门控时钟的设计越来越普遍，如何减少这类设计的时钟偏差及其不确定性变得越来越棘手。

发明内容

为解决上述技术问题，优化多级门控时钟网络，增加时钟公共路径所占比重，进而减小时钟偏差及其不确定性，本发明所提出的技术方案如下：

一种纳米工艺下多级门控时钟网络优化方法，设门控时钟网络中共有N级门控时钟，第n级中有K_n个门控时钟单元，n取值1,2,…,N，N为自然数，分别对n大于1级的门控时钟单元进行降级处理，包括以下步骤：

(1)找出电路中所有的第2级门控时钟单元，共K₂个；

(2)对第2级中的K₂个门控时钟单元，断开其时钟端，分别连接至时钟根节点；

(3)对第2级中的K₂个门控时钟单元，根据其电平触发类型(高电平触发或者低电平触发)，在其使能端添加相应的逻辑门组；将原电路中的使能信号连接至逻辑门组的输入端，逻辑门组的输出端连接门控时钟单元的输入端；

(4)将步骤(3)中添加的K₂个逻辑门组进行合并，即完成将第2级门控时结构钟合并到第1级门控时钟结构；

(5)重复步骤(1)至步骤(4)的操作过程，依次将第3、4、…、N级门控时钟结构合并至第1级门控时钟结构中，即完成对门控时钟网络的优化。

进一步地，所述逻辑门组的构成如下：